请问DE2里的Sdram_Control_4Port怎么使用啊

river_hejing

module Sdram_Control_4Port(
                //        HOST Side
        REF_CLK,
        RESET_N,
                CLK,
                CLK_18,
                //        FIFO Write Side 1
        WR1_DATA,
                WR1,
                WR1_ADDR,
                WR1_MAX_ADDR,
                WR1_LENGTH,
                WR1_LOAD,
                WR1_CLK,
                WR1_FULL,
                WR1_USE,
                //        FIFO Write Side 2
        WR2_DATA,
                WR2,
                WR2_ADDR,
                WR2_MAX_ADDR,
                WR2_LENGTH,
                WR2_LOAD,
                WR2_CLK,
                WR2_FULL,
                WR2_USE,
                //        FIFO Read Side 1
        RD1_DATA,
                RD1,
                RD1_ADDR,
                RD1_MAX_ADDR,
                RD1_LENGTH,
                RD1_LOAD,       
                RD1_CLK,
                RD1_EMPTY,
                RD1_USE,
                //        FIFO Read Side 2
        RD2_DATA,
                RD2,
                RD2_ADDR,
                RD2_MAX_ADDR,
                RD2_LENGTH,
                RD2_LOAD,
                RD2_CLK,
                RD2_EMPTY,
                RD2_USE,
                //        SDRAM Side
        SA,
        BA,
        CS_N,
        CKE,
        RAS_N,
        CAS_N,
        WE_N,
        DQ,
        DQM,
                SDR_CLK
        );
那几个clk是什么意思，都是锁相环产生的吗，需要在前面再加锁相环吗？谢谢。