高速PCB版图设计中阻抗的不连续性问题

T姐

高速PCB版图设计要考量高速信号路径中阻抗的不连续性问题

因为阻抗失配会降低眼图opening的程度进而缩短讯号传输的最大距离

FPGA Multi-Gigabit Transceivers 设计中最常见的元件就是DC blocking电容、高速接头、PCI Express edge connector和SMA接头。当差分讯号走线进入以上这些元件的SMT pad时就会造成阻抗的不连续而影响到讯号品质。以下简单介绍为何阻抗会不连续及如何降低因阻抗不连续对讯号所造成的负面效应:

在PCB版图设计中，我们所使用的元件其SMT pad的铜箔宽度会较差分讯号走线宽度大，线宽的差异造成阻抗的不同，较窄的走线宽度其阻抗值较高，而较宽的SMT pad其阻抗值较低。为了使阻抗匹配，我们必需想其它办法来提高经过SMT pad时的阻抗，提升其阻抗与走线阻抗相同。

影响阻抗的因素，除了线宽外还有走线层与大铜面参考层的距离(即夹在走线层与大铜面层的介电层厚度)、介电层介电常数和走线层铜箔厚度。一旦PCB叠构决定后，介电层介电常数和讯号层铜箔厚度即固定不变，所以我们只有改变走线层与大铜面参考层的距离。原本走线层都会参考到离它最近的那层大铜面，如果我们想办法让走线层参考到第二近的大铜面层，彷佛增加了走线层与大铜面层的介电层厚度而使得阻抗上升，因此我们可以将在SMT pad下的第一层大铜面挖掉(Plane cut-out)来增加其阻抗，最后达到与走线的阻抗相匹配。详细的图示说明如下:

至于需挖掉多少的铜箔大小才能达到阻抗连续的最佳化，则需进一步利用3D Field Solver来分析。