MyFPGA Forum

 找回密码
 注册
搜索
查看: 243|回复: 0

【FAQ】添加了.stp配置文件后的Quartus工程再编译就报错

[复制链接]
发表于 2022-10-28 10:31:26 | 显示全部楼层 |阅读模式
Q: 使用DE2-115开发板,创建好新的Quartus工程可以正常编译成功;接着配置Signal Tap Logic Analyzer,并将保存好的.stp文件嵌入到Quartus工程,再编译工程时就报错提示can't elaborate inferred hierarchy "sld_hub:auto_hub",这是什么原因呢?
compile_error.png

A:根据错误提示是在编译过程生成C:\Users\...\5471191230.txt时发生了异常,需要检查这个路径名称中是否有中文或空格等特殊符号,将中文字符修改为英文字符并且不能包含特殊字符,再编译工程即可。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

小黑屋|手机版|Archiver|MyFPGA

GMT+8, 2022-12-1 08:15 , Processed in 0.038260 second(s), 19 queries .

Powered by Discuz! X3

© 2001-2013 Comsenz Inc.

快速回复 返回顶部 返回列表