本帖最后由 BOB_Sun 于 2020-7-14 10:52 编辑
三、操作步骤
3.1创建Quartus工程
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3.2 创建 Verilog 模块
在 "REG/WIRE declarations" 处填写信号类型声明语句,在 "Structural coding" 处填写逻辑功能定义语句,完整的代码如下。然后,点击 Quartus 工具栏的 "File --> Save",保存 system_builder_application.v 文件。- //=======================================================
- // This code is generated by Terasic System Builder
- //=======================================================
- module system_builder_application(
- //////////// CLOCK //////////
- input FPGA_CLK1_50,
- input FPGA_CLK2_50,
- input FPGA_CLK3_50,
- //////////// LED //////////
- output [7:0] LED
- );
- //=======================================================
- // REG/WIRE declarations
- //=======================================================
- wire clk;
- reg [31:0] cnt; // 32-bit 计数器
复制代码- //=======================================================
- // Structural coding
- //=======================================================
复制代码
3.3 Verilog 代码综合
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3.4 编译 Verilog 代码
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3.5 对 FPGA 编程
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3.6 运行结果
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