【DE10-Nano系列教程】FPGA篇(一)--第一个FPGA工程_手动创建

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一、概述

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三、设计思路

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二、设备
1. 硬件

• PC 主机
• Terasic DE10-Nano 开发套件
  

（注：Terasic DE10-Nano 是一款基于 Intel® Cyclone V SoC FPGA 的开发套件，为开发者提供了灵活的可重构硬件设计平台。如需了解该套件的详情，请访问 Terasic DE10-Nano 官网。）
2. 软件

• Quartus Prime 18.1.1 Standard Edition（已安装好 USB Blaster II 驱动）
  （注：Quartus Prime 软件的下载和安装可参考 "Quartus 软件安装" ，驱动的安装还可以参考"USB Blaster II 驱动安装"  。）
  

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四、操作步骤
4.1创建Quartus工程

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4.2 创建 Verilog 模块
点击 Quartus 软件工具栏 "File --> New"，选择 "Verilog HDL File"，点击 "OK"。

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4.3 创建 Verilog 模块
在 "Structural coding" 处填写逻辑功能定义语句，完整的代码如下所示。

1. // 创建 Verilog 模块
   
2. module my_first_fpga (
   
3.         input wire clk, // 50MHz 输入时钟
   
4.         output wire LED // LED 输出
   
5. );
   
6. // 创建一个二进制计数器
   
7.         reg [31:0] cnt; // 32-bit 计数器
   
8.         initial begin
   
9.                 cnt <= 32'h00000000; // 计数从 0 开始
   
10.         end
    
11.         always @(posedge clk) begin
    
12.                 cnt <= cnt + 1; // 计数值加 1
    
13.         end
    
14. // 将计数器的第 25 位的值赋值给 ELD[0]，使其实现闪烁的功能
    
15.         assign LED = cnt[24];
    
16. endmodule

复制代码

4.4选择引脚分配
点击 Quartus 工具栏的 "Assignments --> Pin Planner"。

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4.5创建时序约束
编译 Verilog 代码之前，需要为设计创建时序约束，创建 SDC（Synopsys Design Constraints File）文件，该文件指示 Quartus 软件如何进行时序收敛。如果没有这个文件，在编译过程中会提示 "warning" 信息，
因为 Intel Quartus 软件不会自动进行时序收敛。
点击 Quartus 工具栏 "File --> New --> Synopsys Design Constraints File"，点击 "OK"。

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复制以下代码并粘贴到 "Synopsys Design Constraints File" 中。

1. # inform quartus that the clk port brings a 50MHz clock into our design so
   
2. # that timing closure on our design can be analyzed
   
3. create_clock -name clk -period "50MHz" [get_ports clk]
   
4. # inform quartus that the LED output port has no critical timing
   
5. requirements
   
6. # its a single output port driving an LED, there are no timing
   
7. relationships
   
8. # that are critical for this
   
9. set_false_path -from * -to [get_ports LED]

复制代码

点击 Quartus 软件工具栏 "File --> Save As"，将 "Synopsys Design Constraints File" 命名为"my_first_fpga.sdc"，点击 "保存"。

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4.6 编译 Verilog 代码

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4.7 对 FPGA 编程

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4.8 运行结果

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五、回顾与拓展

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附录
1. 修订历史

版本	时间	修改记录
V1.0	2020.07.01	初始版本

2. 版权声明
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