PCIe 在用户逻辑接口地址

woai2020 · 发表于 2015-10-8 22:44:08

在使用PCIe通信时，怎么才能知道FPGA内部逻辑接口对应在PC的应用程序地址

BOB_Sun · 发表于 2015-10-9 14:52:10

这个要结合FPGA code来看。您可以看下 PCIe_Fundamental 案例底层 .v文档对应的 veriglog code里面有定义。

woai2020 · 发表于 2015-10-9 16:51:48

BOB_Sun 发表于 2015-10-9 14:52
这个要结合FPGA code来看。您可以看下 PCIe_Fundamental 案例底层 .v文档对应的 veriglog code里面有定义 ...

嗯嗯，谢谢

woai2020 · 发表于 2015-10-12 14:49:25

BOB_Sun 发表于 2015-10-9 14:52
这个要结合FPGA code来看。您可以看下 PCIe_Fundamental 案例底层 .v文档对应的 veriglog code里面有定义 ...

从代码中还是看不出来

BOB_Sun · 发表于 2015-10-12 16:42:40

你看的是哪个文件？

woai2020 · 发表于 2015-10-12 22:47:04

BOB_Sun 发表于 2015-10-12 16:42
你看的是哪个文件？

今天群里刚发，李工指导的看出来了，正在验证，谢谢大神

laden · 发表于 2015-11-8 11:00:03

BOB_Sun 发表于 2015-10-9 14:52
这个要结合FPGA code来看。您可以看下 PCIe_Fundamental 案例底层 .v文档对应的 veriglog code里面有定义 ...

你好，我是在Signaltap调试PCIe时，现在PCIe DMA写可以正确了，但是在调试DMA读的时候，出现以下几个问题：
1>在读操作的时候，写地址也是变化的
2>我PC端发的起始地址是0，而在signaltap中看到的起始地址却是48
不知道问题出在哪？希望你能帮我解答一下

BOB_Sun · 发表于 2015-11-9 15:48:30

laden 发表于 2015-11-8 11:00
你好，我是在Signaltap调试PCIe时，现在PCIe DMA写可以正确了，但是在调试DMA读的时候，出现以下几个问题 ...

INT_RAM RAM1(
      .aclr(~CPU_RESET_n),
      .clock(clk_out_buf),
      .data(dmawr_data),
      .rdaddress(dmard_addr[17:4]),
      .rden(ram_read),
      .wraddress(dmawr_addr[17:4]),
      .wren(ram_write),
      .q(ram_dataout)
      );
The correct setting to the .rdaddress & .wraddress should be set as .rdaddress(dmard_addr[17:4]) & .wraddress(dmawr_addr[17:4]). Because the transfer data width is 128bit size via the PCIe transimission, there should be exsiting a shift in the low 4 bit to avoid the image distorted.

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