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各位!我使用的開發版是ASK2CB
目前遇到一個問題,光碟提供的測試程式,直接用AS燒錄確定沒有問題,但是我將整個測試程式的檔案夾複製到硬碟中,並用Quartus II 9.1版開啟,然後直接編譯與燒錄,結果JTAG 燒錄正常,AS燒錄後功能卻沒有出來(軟體顯示有燒錄完成)!
PS:每次用AS燒錄後有將USB-Blaster連接線從板子上拔下來,重新開啟電源,但依然無法動作。
請問是哪裡沒有設定好還是哪裡出了問題? 自己寫的程式都跑不出來,但是JTAG卻都是正常的,這個問題困擾很久了~~只好尋求幫忙,謝謝!
因為連最簡單的跑馬燈都沒辦法在開發板上運行!
附上Verilog自己編譯的原碼:
原碼說明:
這是控制一個LCD7吋面板顯示的測試程式
按下按鈕後 顏色會由 紅->綠->藍->白->黑
面板工作頻率為25MHz 外部CLK輸入為50MHz
/*Control TFT for FG0700M0DSSWMG01 */
module lcd_Panel(
input k,
input clk,
output reg led7,
output reg Dclk=0,
output reg DE=0,
output reg ADJ=1,
output reg [0:5]Out_Color_R =6'b000000,
output reg [0:5]Out_Color_G =6'b000000,
output reg [0:5]Out_Color_B =6'b000000
/*,
input [0:5]In_Color_R,
input [0:5]In_Color_G,
input [0:5]In_Color_B
*/
);
//--------------------------------------------------------------
integer vcount=0,hcount=0;
//--------------------------------------------------------------
parameter HBK=100; //Horizontal Blank Typical 100
//parameter HV=800; //Horizontal Valid Typical 800
parameter HP=900; //Horizontal Period Typical 900 (800+100=900)
//--------------------------------------------------------------
parameter VBK=20; //Vertical Blank Typical 20
//parameter VV=480; //Vertical Valid Typical 480
parameter VP=500; //Vertical Period Typical 500 (480+20=500)
//--------------------------------------------------------------
//clock 50MHz change to 25Mhz
always @(posedge clk)
begin
Dclk=~Dclk;
ADJ <= 1;
end
always @(posedge Dclk)
//--------------------------------------------
if (hcount<HP)
begin
if (hcount<HBK) DE<=0;
else if(vcount<VBK) DE<=0;
else DE<=1;
hcount=hcount+1;
end
else
begin
hcount<=0;
vcount=vcount+1;
if (vcount>=VP) vcount<=0;
end
//--------------------------------------------
reg [23:0]delay_key;
reg key_stop;
reg [3:0]key_count;
always @(posedge Dclk)
begin
if (!k)
begin
led7=1;
if (!key_stop)
begin
if(delay_key>24'd8000000)
begin
key_stop=1;
key_count=key_count+1'b1;
if (key_count>4) key_count=4'b0;
end
else
delay_key=delay_key+1;
end
else
delay_key=0;
end
else
begin
led7=0;
key_stop<=0;
end
case (key_count)
0:
begin
Out_Color_R[0:5]<=6'b111111;
Out_Color_G[0:5]<=6'b000000;
Out_Color_B[0:5]<=6'b000000;
end
1:
begin
Out_Color_R[0:5]<=6'b000000;
Out_Color_G[0:5]<=6'b111111;
Out_Color_B[0:5]<=6'b000000;
end
2:
begin
Out_Color_R[0:5]<=6'b000000;
Out_Color_G[0:5]<=6'b000000;
Out_Color_B[0:5]<=6'b111111;
end
3:
begin
Out_Color_R[0:5]<=6'b111111;
Out_Color_G[0:5]<=6'b111111;
Out_Color_B[0:5]<=6'b111111;
end
4:
begin
Out_Color_R[0:5]<=6'b000000;
Out_Color_G[0:5]<=6'b000000;
Out_Color_B[0:5]<=6'b000000;
end
endcase
end
endmodule |
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