Sdram_Control_4Port中读时钟的延时问题

motouhewo · 发表于 2011-10-27 10:42:03

Sdram_Control_4Port中，读数据会有延时，这个可以理解，但是随着读时钟的增加，延时的时钟数不一样就很难理解了。
比如说：读时钟为1M时，读出来的数据前面会出现2个0；
读数据为25M时，读出来的数据前面会有5个0。
这是为什么？
我自己的理解是这个延时出来的0有两部分原因，
一是，read_fifo，读出数据时固有的延时；
二是，sdram读出数据SC_CL+SC_RCD的这部分延时；
不知道这样理解对不对？
如果是这样的，为什么会随着读时钟的增加，延时会增加，是不是这个延时不是固定值？
希望得到大家的帮助，这个问题困扰我好多天了。

tingtang · 发表于 2011-10-27 11:21:30

SC_CL+SC_RCD这个要时钟周期一定，和sdram的结构有关系

motouhewo · 发表于 2011-10-27 16:18:07

回复 2# tingtang

是的，谢谢你的回答，我用的是DE2的板子，SC_CL=3，SC_RCD=3，这是设定好的，是相当于一个固定的参数吧，您可以给我多解释一下读时钟有延时的问题吗？
谢谢。

tingtang · 发表于 2011-10-28 09:38:53

回复 3# motouhewo

你看一下这个系列的文章，（7）有讲
http://www.360doc.com/content/11/0615/14/6105442_127115051.shtml

hongbutiao · 发表于 2012-4-3 22:44:17

谢tingtang

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