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    <title>MyFPGA Forum - Verilog/VHDL HDL</title>
    <link>https://www.myfpga.org/discuz/forum.php?mod=forumdisplay&amp;fid=104</link>
    <description>Latest 20 threads of Verilog/VHDL HDL</description>
    <copyright>Copyright(C) MyFPGA Forum</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Sat, 02 May 2026 05:47:14 +0000</lastBuildDate>
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      <title>MyFPGA Forum</title>
      <link>https://www.myfpga.org/discuz/</link>
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    <item>
      <title>【FAQ】标准的VGA参数表 VGA timing</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197334</link>
      <description><![CDATA[Q:  VGA timing   设置参考哪里？

A: 标准的VGA参数表  http://tinyvga.com/vga-timing]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>Doreen</author>
      <pubDate>Mon, 10 May 2021 09:33:45 +0000</pubDate>
    </item>
    <item>
      <title>如何在FPGA中实现三态缓冲器？</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197288</link>
      <description><![CDATA[Q: 如何在FPGA中实现三态逻辑电路（如下图tri-state buffer / Inverter）呢？


A：针对上面电路等效方程式为：Vo = ( Enable) ?~A: 1\'bz ; 可以在FPGA中存在有2种实现这个电路功能的方式：
方式1：
用Verilog语句 Vo = ( Enable) ?~A: 1\'bz ; 实现该硬件电路：
方式2： ...]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>wyzhou</author>
      <pubDate>Tue, 13 Apr 2021 03:10:30 +0000</pubDate>
    </item>
    <item>
      <title>初学者，流水灯问题，请教</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=196943</link>
      <description><![CDATA[18个LED灯，每隔1秒亮一个流水前进，以下代码烧入板子没反映，请教一下问题出在那里

module led (
  input clk,
  input rstn,
  output reg[17:0] led

);

reg [24:0] counter;
reg [4:0] led_count;

always@(posedge clk or negedge rstn)
begin
  if(rstn==1\'b0)
 ...]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>odbc1230</author>
      <pubDate>Mon, 23 Oct 2017 14:24:46 +0000</pubDate>
    </item>
    <item>
      <title>Verilog访问片外sdram</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=196934</link>
      <description><![CDATA[请问通过Verilog编写代码能否控制qsys中SDRAM 控制器来读写FPGA片外的SDRAM。]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>de1-soc</author>
      <pubDate>Wed, 28 Dec 2016 11:56:00 +0000</pubDate>
    </item>
    <item>
      <title>RTL Simulation &amp; Gate level simulation</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=165177</link>
      <description><![CDATA[小弟目前碰到一個問題，我將我寫的電路使用Function 和 Timing 模擬出來的功能是一致的 ，不過兩者在時序上差了一個clock，也確認過邏輯閘延遲的時間都小於一個clock週期內，所以沒有延遲的問題，對此感到非常的疑惑，想請問各位有遇過這樣的問題嗎? ...]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>魷魚</author>
      <pubDate>Wed, 04 Dec 2013 11:47:46 +0000</pubDate>
    </item>
    <item>
      <title>新手，求解一段verilog代码</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=137672</link>
      <description><![CDATA[//按键记数，数码管动态显示，两位
//
                        
module test(clk,key,dispcode,CS);
input clk,key;
output reg [6:0] dispcode = N0;
output reg [1:0]CS;
reg [6:0]num;
reg [3:0]num_t;
reg [19:0]count1;
reg [7:0]count2;
reg timeflag;
reg keyfl ...]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>flyriz</author>
      <pubDate>Tue, 18 Sep 2012 05:58:30 +0000</pubDate>
    </item>
    <item>
      <title>请问高手 Verilog 中引用 VHDL原件?</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=137023</link>
      <description><![CDATA[请问是否有范例?
(1) Verilog 中引用 VHDL原件?
(2) VHDL 中引用 Verilog原件?]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>keyway</author>
      <pubDate>Wed, 05 Sep 2012 09:44:21 +0000</pubDate>
    </item>
    <item>
      <title>请问高手 Verilog 中引用 VHDL原件?</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=136997</link>
      <description><![CDATA[请问是否有范例?
(1) Verilog 中引用 VHDL原件?
(2) VHDL 中引用 Verilog原件?]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>keyway</author>
      <pubDate>Wed, 05 Sep 2012 04:16:29 +0000</pubDate>
    </item>
    <item>
      <title>《I2C总线接口技术的应用》</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=136202</link>
      <description><![CDATA[讲I2C原理的很好的文章]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>hanlinfeixue</author>
      <pubDate>Mon, 27 Aug 2012 13:55:31 +0000</pubDate>
    </item>
    <item>
      <title>求助,想做一個乘法的component</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=128687</link>
      <description><![CDATA[input 是一個4 bit 的vector (0000~1001)
如果想乘以一个常数 比如是12
那要怎樣寫??]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>hounam01</author>
      <pubDate>Sun, 15 Apr 2012 15:31:32 +0000</pubDate>
    </item>
    <item>
      <title>求助Modelsim仿真问题</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=128072</link>
      <description><![CDATA[新手 刚学VHDL
对6分频进行仿真时，如下面testbench
LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY freq_dividertb IS
END freq_dividertb;

ARCHITECTURE behavior OF freq_dividertb IS
COMPONENT freq_divider IS
PORT(clk: IN STD_LOGIC;

out1,out2:BUFFER  ...]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>3539591</author>
      <pubDate>Mon, 12 Mar 2012 09:24:06 +0000</pubDate>
    </item>
    <item>
      <title>请问：怎么对SD卡IP核进行时序仿真</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=127361</link>
      <description><![CDATA[SD卡SPI模式的IP核。]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>3539591</author>
      <pubDate>Tue, 14 Feb 2012 06:34:21 +0000</pubDate>
    </item>
    <item>
      <title>DE系列的sdram verilog代码Q&amp;A</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=123230</link>
      <description><![CDATA[好多人对DE系列开发板sdram的verilog代码很感兴趣，但是：
1.原始code中，注释讲解不是很多。
2.即使讲解了，也还要对照datasheet看。
3.即使看来datasheet，也只是说要怎么做，并没有说为什么这样做。

始终让开发者云里雾里，看了好久才明白一部分，但是连到一起，又 ...]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>tingtang</author>
      <pubDate>Fri, 14 Oct 2011 05:09:10 +0000</pubDate>
    </item>
    <item>
      <title>大道至简1：verilog实现i2c协议</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=121132</link>
      <description><![CDATA[不知道你有没有见过这么简单的i2c协议讲解，还可以挑战一下超简单的英文讲解。 
verilog实现i2c协议(tutorial_i2c_de0-nano_terasic)]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>tingtang</author>
      <pubDate>Sat, 17 Sep 2011 06:05:24 +0000</pubDate>
    </item>
    <item>
      <title>verilog 如何例化 vhdl</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=114601</link>
      <description><![CDATA[我的顶层文件是verilog ，但是用dsp builder 生成的模块是vhdl语言的，如何在verilog的顶层文件例化vhdl模块呢？]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>liangyubing</author>
      <pubDate>Wed, 20 Jul 2011 03:08:25 +0000</pubDate>
    </item>
    <item>
      <title>以FPGA为基础的生物计算高速平台设计</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=91237</link>
      <description><![CDATA[友晶CEO 写的技术文章哦 ～

以FPGA为基础的生物计算高速平台设计]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>chencheng</author>
      <pubDate>Tue, 08 Mar 2011 10:14:07 +0000</pubDate>
    </item>
    <item>
      <title>for 语句中的赋值</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=84568</link>
      <description><![CDATA[最近遇到一个问题，for语句中用非阻塞赋值，每个时钟周期只能循环一次，因为非阻塞赋值等到时钟周期结束时才会赋值。
     那么for语句中用阻塞赋值呢？是不是一个周期，可以将所有循环进行完呢？
希望得到您的指点！

always@(posedge iCLK or negedge iRST_N)
begin
]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>tuoluofu</author>
      <pubDate>Thu, 20 Jan 2011 11:14:45 +0000</pubDate>
    </item>
    <item>
      <title>**求助**</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=75202</link>
      <description><![CDATA[请问某位高手，哪里有将MATLAB和FPGA综合使用的资料？？？？[/img]]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>lesson</author>
      <pubDate>Mon, 06 Dec 2010 15:42:05 +0000</pubDate>
    </item>
    <item>
      <title>请问大家都用什么软件编辑查看HDL啊。。。</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=56263</link>
      <description><![CDATA[现在用的ultraEdit，觉得不够好。。
有同学用的gvim,说比Ultraedit强点
再有的用emacs，不过我看了下没明白怎么用。。
粗略试了下HDL designer，觉得GUI交互的部分虽然比debussy丑，但是好像也还挺方便，但是代码编辑的界面太普通了。。

好希望有那种
能像C编译器支持C ...]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>huguangheng</author>
      <pubDate>Fri, 17 Sep 2010 10:44:19 +0000</pubDate>
    </item>
    <item>
      <title>rs232串口问题</title>
      <link>https://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=19684</link>
      <description><![CDATA[// RS-232 TX module
// (c) fpga4fun.com KNJN LLC - 2003, 2004, 2005, 2006

//`define DEBUG   // in DEBUG mode, we output one bit per clock cycle (useful for faster simulations)

module async_transmitter(clk, TxD_start, TxD_data, TxD, TxD_busy);
inpu]]></description>
      <category>Verilog/VHDL HDL</category>
      <author>zlsopc</author>
      <pubDate>Sat, 22 May 2010 02:47:01 +0000</pubDate>
    </item>
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