ASIC和FPGA综合工具在HDL语法支援上差别似乎很大？

huguangheng · 发表于 2010-3-7 10:56:41

本帖最后由 huguangheng 于 2010-3-7 16:01 编辑

这几天很郁闷
符合verilog语法并且在quartus下也没error没“太大关系的warnning”，更能在FPGA板子上跑的代码

结果到了ASIC综合和检验工具时，就说这个语法不支援，那个语法会有隐患的。。。。

：（

huguangheng · 发表于 2010-3-7 15:56:35

本帖最后由 huguangheng 于 2010-3-7 16:12 编辑

回复 2# lzccc

okay....我的错·····是没有“太大关系的warnning”````本来就超级小的一个东西，不是sopc····
而且只synthesis，不fit,

huguangheng · 发表于 2010-3-8 07:40:58

回复 4# Steady_Chou

感觉似乎是这样。
本来那些更灵活高效的编写方式就是在新版verilog中出现的。
原来以为是ASIC软件版本低，但是后来发现是2009年的，应该没问题。
只是软件自身没有选择支持新的verilog。
我主观上真不觉得有什么不能支持的，但是事实上，如果不是软件太差的话。。。就是ASIC要求比较严么？

huguangheng · 发表于 2010-3-9 20:58:44

本帖最后由 huguangheng 于 2010-3-10 17:00 编辑

回复 6# Steady_Chou

软件是有更新的，不过编译核心有没有选择支持新的语法就不知道了。
综合软件还是能够顺利综合出网表，但是有些规则检查的就直接出error了
比如说 a[ B ] b为变量，或者a[][]都会报错。

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