时序是设计出来的

Pocahontas

时序是设计出来的，不是仿出来的，更不是湊出来的。
以做逻辑为例，并不是一上来就开始写代码，而是要先模块划分和逻辑详细设计，才能进行编码，一般来说这部分工作所占的时间要远大于编码的时间。在做详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多只能波及到本一级模块，而不能影响到整个设计。在逻辑详细设计方案这一级的时候，已经将各级模块的接口时序都设计出来了，各级模块内部是怎么实现的也基本上确定下来了。做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让设计会一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。