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MyFPGA Forum»论坛首页 › FPGA技术汇 › FPGA设计基础 › Verilog/VHDL HDL › 时序是设计出来的
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时序是设计出来的

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wzhansen
1#
发表于 2011-1-16 14:49:25 | 显示全部楼层
不知编写（规划）时序时，大家用什么软件画时序图
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