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时序是设计出来的

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发表于 2010-2-25 23:33:38 | 显示全部楼层 |阅读模式
时序是设计出来的,不是仿出来的,更不是湊出来的。
以做逻辑为例,并不是一上来就开始写代码,而是要先模块划分和逻辑详细设计,才能进行编码,一般来说这部分工作所占的时间要远大于编码的时间。在做详细设计的时候,对于一些信号的时序肯定会做一些调整的,但是这种时序的调整最多只能波及到本一级模块,而不能影响到整个设计。在逻辑详细设计方案这一级的时候,已经将各级模块的接口时序都设计出来了,各级模块内部是怎么实现的也基本上确定下来了。做到这一点,在编码的时候自然就很快了,最重要的是这样做后可以让设计会一直处于可控的状态,不会因为某一处的错误引起整个设计从头进行。
发表于 2010-2-26 09:36:42 | 显示全部楼层
哇 ~  感謝分享心得阿
发表于 2010-2-26 11:32:20 | 显示全部楼层
发表于 2010-3-19 15:11:38 | 显示全部楼层
好!!
这篇文章不错。
发表于 2010-3-22 08:53:07 | 显示全部楼层
深有体会,自己做的东西虽然简单,但确实是这么做的。
发表于 2010-3-24 16:28:00 | 显示全部楼层
弱弱的问一句,如何去做逻辑分析,如何去实现时序设计呢?
大致流程出来后做详细的分析与时序设计是通过什么去做的呢?
有没有这方面的学习资料呀?
发表于 2010-3-24 16:29:17 | 显示全部楼层
或者是给个实例说说吧!
谢谢
发表于 2010-4-1 21:02:35 | 显示全部楼层
弱弱的问一句,如何去做逻辑分析,如何去实现时序设计呢?
大致流程出来后做详细的分析与时序设计是通过什 ...
培培 发表于 2010-3-24 16:28



    同求此类资料
发表于 2010-4-2 08:55:59 | 显示全部楼层
回复 6# 培培
http://www.altera.com/support/ex ... /exm-timequest.html
希望这个网址对你有帮助
发表于 2010-4-10 14:00:57 | 显示全部楼层
不錯的資訊
发表于 2010-10-7 21:34:03 | 显示全部楼层
我来学习
发表于 2011-1-16 14:49:25 | 显示全部楼层
不知编写(规划)时序时,大家用什么软件画时序图
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