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【FAQ】多个50M时钟输入选择参考时钟时应该绑定哪个引脚?

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发表于 2022-8-30 14:33:41 | 显示全部楼层 |阅读模式
Q:DE5a-NET-DDR4 板载的 50MHz 时钟经过 clock buffer后就有5个 50MHz 时钟输入到 FPGA 的5个不同 bank,请问当设计里面用到这些bank的引脚时,其参考时钟一定要绑定到该 bank 的 50MHz 时钟引脚吗?

图片1.png

A:虽然这些时钟处在不同的bank,但针对code来说任意绑定参考时钟可以正常使用。不过随意绑定不同bank的时钟是没问题, 但走线有远近之分。如果是简单的逻辑用法,可以随意绑定,因为FPGA有足够的时钟资源布线过去;如果是复杂一些的设计,需要查找对应FPGA的时钟相关资源资料,根据设计需要来设计自己的时钟树。推荐的做法是就近分配。
 楼主| 发表于 2022-9-19 16:31:28 | 显示全部楼层
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