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【FAQ】编译Quartus工程提示:Error (10228)...

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发表于 2021-3-9 14:01:26 | 显示全部楼层 |阅读模式
本帖最后由 Doreen 于 2021-3-9 14:02 编辑

Q:编译Quartus工程提示 Error (10228): Verilog HDL error at ... cannot  be declared more than once 怎么解决呢?

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A:generate完platform designer 以后,add 文件到project的时候,只需添加.qip文件,或者添加.qsys文件,两个文件二选一即可,如果两个文件都添加进去系统不知道编译哪个。

解决方法:删掉多余的文件即可。
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