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【DE10-Nano系列教程】工具篇(四)--Signal Tap Logic Analyzer使用

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发表于 2020-7-20 14:22:43 | 显示全部楼层 |阅读模式
本帖最后由 BOB_Sun 于 2020-7-20 17:45 编辑

一、概述
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 楼主| 发表于 2020-7-20 17:47:04 | 显示全部楼层
本帖最后由 BOB_Sun 于 2020-7-20 17:57 编辑

二、在设计中嵌入Signal Tap Logic Analyzer
要使用Signal Tap Logic Analyzer对设计进行调试,需要执行几个任务来添加、配置和运行Signal TapLogic Analyzer。如下图所示为Signal Tap Logic Analyzer任务流程图。
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2.1 创建.stp文件
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2.2 设置.stp文件采集时钟
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2.3 在.stp文件中配置信号结点
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2.4 分配数据信号
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2.5 Signal Tap Logic Analyzer触发设置
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2.6 指定采样点数及触发位置
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2.7 重新编译嵌入.stp文件的Quartus工程
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2.8 使用Signal Tap Logic Analyzer进行编程调试
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2.9 查看Signal Tap Logic Analyzer调试波形
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 楼主| 发表于 2020-7-20 17:59:13 | 显示全部楼层
本帖最后由 BOB_Sun 于 2020-7-20 18:01 编辑

三、调试设计示例
本章以DE10-Nano系列课程中的全加器full_adder工程设计为例,演示使用Signal Tap Logic Analyzer调试。
注:在开始调试之前,读者需要参考加法器实验教程,完成全加器的实验设计任务。
打开Quartus软件软件,依次点击工具栏的File-->Open Project打开D:/DE10-Nano/adder/full_adder工程,如下图3.1所示。

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