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【DE10-Nano系列教程】FPGA篇(六)--加法器

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发表于 2020-7-20 11:30:05 | 显示全部楼层 |阅读模式
本帖最后由 BOB_Sun 于 2020-9-2 12:18 编辑

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一、概述

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 楼主| 发表于 2020-7-30 16:16:17 | 显示全部楼层
二、设备
1. 硬件
  • PC 主机
  • Terasic DE10-Nano 开发套件
(注:Terasic DE10-Nano 是一款基于 Intel® Cyclone V SoC FPGA 的开发套件,为开发者提供了灵活的可重构硬件设计平台。如需了解该套件的详情,请访问 Terasic DE10-Nano 官网。)
2. 软件

 楼主| 发表于 2020-7-30 17:12:55 | 显示全部楼层
本帖最后由 BOB_Sun 于 2020-9-2 12:21 编辑

三、设计思路
3.1 半加器
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3.2 全加器
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 楼主| 发表于 2020-7-30 17:13:25 | 显示全部楼层
本帖最后由 BOB_Sun 于 2020-9-2 14:02 编辑

四、操作步骤
在创建半加器和全加器的工程之前,先在本地创建adder文件夹存放这两个工程,例如在D盘的DE10-Nano文件夹下创建"adder"文件夹。
4.1 半加器
4.1.1 创建Quartus工程
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4.1.2 创建Verilog模块
点击Quartus工具栏的 "File --> New",新建一个Verilog HDL File,命名为 "ha.v",编写半加器代码。
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4.1.3 Verilog代码综合
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4.1.4 全编译工程
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4.1.5 对FPGA进行编程
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4.1.6 运行结果
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4.2 全加器
4.2.1 创建Quartus工程
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4.2.2 创建Verilog模块
点击Quartus工具栏的 "File --> New",新建一个Verilog HDL File,命名为 "fa.v",编写全加器代码。
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4.2.3 Verilog代码综合、编译工程和FPGA编程
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4.2.4 运行结果
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全加器创建verilog模块1.jpg
 楼主| 发表于 2020-7-30 17:14:03 | 显示全部楼层
本帖最后由 BOB_Sun 于 2020-9-2 14:00 编辑

五、仿真与调试
5.1 ModelSim仿真
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5.2 Signal Tap Logic Analyzer调试
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 楼主| 发表于 2020-7-30 17:14:36 | 显示全部楼层
本帖最后由 BOB_Sun 于 2020-9-2 14:01 编辑

六、回顾与拓展
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 楼主| 发表于 2020-7-30 17:15:58 | 显示全部楼层
本帖最后由 BOB_Sun 于 2020-7-30 17:17 编辑

附录
1. 修订历史
版本 时间 修改记录
V1.0 2020.07.08初始版本


2. 版权声明
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版权所有,侵权必究。

3. 获取帮助
如遇到任何问题,可通过以下方式获取帮助:
(1)本帖下方直接留言。
(2)联系myfpga@terasic.com.cn
(3)关注微信服务号:
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发表于 2021-6-3 14:18:15 | 显示全部楼层
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