本帖最后由 BOB_Sun 于 2020-7-16 14:22 编辑
四、操作步骤
4.1创建Quartus工程
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4.2 创建 Verilog 模块
在 "REG/WIRE declarations" 处填写信号类型声明语句,在 "Structural coding" 处填写逻辑功能定义语句,完整的代码如下。
4.3 Verilog 代码综合
代码完成后,需要检查其正确性。右键点击 "Analysis & Synthesis --> Start",对 Verilog 代码执行语法检查和综合,如图4.6所示。
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4.4 全编译工程
在编译工程前,点击 Quartus 工具栏 "Assignments --> Settings",在 Compilation Process Settings 窗口中勾选 "Save Project output files in specified directory",将编译后生成的文件保存在output_files文件夹下,点击 "Apply",然后点击 "OK" 关闭对话框,如图4.8所示。
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4.5 对 FPGA 编程
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4.6 运行结果
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