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【DE10-Nano系列教程】FPGA篇(二)--第一个FPGA工程_System_builder

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发表于 2020-7-13 10:46:10 | 显示全部楼层 |阅读模式
本帖最后由 BOB_Sun 于 2020-7-30 17:07 编辑

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一、概述

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 楼主| 发表于 2020-7-13 10:47:11 | 显示全部楼层
本帖最后由 BOB_Sun 于 2020-7-13 10:56 编辑

二、设备
1. 硬件
  • PC 主机
  • Terasic DE10-Nano 开发套件
(注:Terasic DE10-Nano 是一款基于 Intel® Cyclone V SoC FPGA 的开发套件,为开发者提供了灵活的可重构硬件设计平台。如需了解该套件的详情,请访问 Terasic DE10-Nano 官网。)
2. 软件
  • Quartus Prime 18.1.1 Standard Edition(已安装好 USB Blaster II 驱动)
    (注:Quartus Prime 软件的下载和安装可参考 "Quartus 软件安装" ,驱动的安装还可以参考"USB Blaster II 驱动安装"  。)
  • DE10_Nano_SystemBuilder
    (注:DE10_Nano_SystemBuilder 软件可在这里下载。)

 楼主| 发表于 2020-7-13 10:48:14 | 显示全部楼层
本帖最后由 BOB_Sun 于 2020-7-14 10:52 编辑

三、操作步骤
3.1创建Quartus工程
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3.2 创建 Verilog 模块
在 "REG/WIRE declarations" 处填写信号类型声明语句,在 "Structural coding" 处填写逻辑功能定义语句,完整的代码如下。然后,点击 Quartus 工具栏的 "File --> Save",保存 system_builder_application.v 文件。
  1. //=======================================================
  2. //  This code is generated by Terasic System Builder
  3. //=======================================================

  4. module system_builder_application(

  5.         //////////// CLOCK //////////
  6.         input                                           FPGA_CLK1_50,
  7.         input                                           FPGA_CLK2_50,
  8.         input                                           FPGA_CLK3_50,

  9.         //////////// LED //////////
  10.         output                     [7:0]                LED
  11. );
  12. //=======================================================
  13. //  REG/WIRE declarations
  14. //=======================================================
  15.         wire clk;
  16.     reg [31:0] cnt;                         // 32-bit 计数器

复制代码
  1. //=======================================================
  2. //  Structural coding
  3. //=======================================================
复制代码
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3.3 Verilog 代码综合
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3.4 编译 Verilog 代码
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3.5 对 FPGA 编程
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3.6 运行结果
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 楼主| 发表于 2020-7-13 10:48:47 | 显示全部楼层
本帖最后由 BOB_Sun 于 2020-7-13 11:57 编辑

四、回顾与拓展
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 楼主| 发表于 2020-7-16 14:35:50 | 显示全部楼层
本帖最后由 BOB_Sun 于 2020-7-30 17:08 编辑

附录
1. 修订历史
版本 时间 修改记录
V1.0 2020.07.01初始版本



2. 版权声明
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发表于 2021-1-22 14:55:04 | 显示全部楼层
相当于将接口都集成好了
 楼主| 发表于 2021-3-12 13:55:33 | 显示全部楼层
3458629874 发表于 2021-1-22 14:55
相当于将接口都集成好了

您好!
是将顶层设计和引脚分配集成了, 逻辑设计还是要自己去做。
发表于 2021-8-9 15:37:48 | 显示全部楼层
非常感谢楼主的教程!学到很多!
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