关于硬件架构设计的问题

Chris

需要把整个链路各个模块的接口以及涉及的重要算法的大致逻辑设计给出。
至于评估资源、时延，不需要写出全部的描述，只要写一部分小模块，并据此大致估计就可以。
第一阶段主要考核同学们对算法本身理解是否充分，是否能够将算法通过硬件实现，是否能够在理解算法的前提下，并且考虑硬件实现复杂度的情况有所创新。

Chris

5G174 发表于 2015-7-25 18:38
谢谢版主回复，现在Verilog HDL代码编码部分快写完了，全部写完应该评估资源，速率，时延，就会很清楚了 ...

进展好快，赞！
说一些与比赛无关的话，同学们应该要学会提前评估资源，而不是等全部写完代码以后再看资源是否够用