关于硬件架构设计的问题

5G174 · 发表于 2015-7-23 20:32:37

大赛组要求:设计Polar码编译码器FPGA结构，并评估相应的FPGA资源、数据处理速率、时延等。但是不是很明白算法链路设计些什么，如何去设计，是要写清楚从开始输入初始数据到整个译码结束，所有过程中每个重要数据处理过程的电路设计么？如果要评估相应的FPGA资源，时延，那还是要写出硬件电路描述才能知道。感觉Verilog HDL不是很好写，虽然初赛不要求。主要想问，硬件架构设计什么，算法链路描述些什么。

Chris · 发表于 2015-7-25 08:52:15

需要把整个链路各个模块的接口以及涉及的重要算法的大致逻辑设计给出。
至于评估资源、时延，不需要写出全部的描述，只要写一部分小模块，并据此大致估计就可以。
第一阶段主要考核同学们对算法本身理解是否充分，是否能够将算法通过硬件实现，是否能够在理解算法的前提下，并且考虑硬件实现复杂度的情况有所创新。

5G174 · 发表于 2015-7-25 18:38:36

Chris 发表于 2015-7-25 08:52
需要把整个链路各个模块的接口以及涉及的重要算法的大致逻辑设计给出。
至于评估资源、时延，不需要写出全 ...

谢谢版主回复，现在Verilog HDL代码编码部分快写完了，全部写完应该评估资源，速率，时延，就会很清楚了。

Chris · 发表于 2015-7-27 09:26:19

5G174 发表于 2015-7-25 18:38
谢谢版主回复，现在Verilog HDL代码编码部分快写完了，全部写完应该评估资源，速率，时延，就会很清楚了 ...

进展好快，赞！
说一些与比赛无关的话，同学们应该要学会提前评估资源，而不是等全部写完代码以后再看资源是否够用

5G174 · 发表于 2015-7-27 16:35:43

Chris 发表于 2015-7-27 09:26
进展好快，赞！
说一些与比赛无关的话，同学们应该要学会提前评估资源，而不是等全部写完代码以后再看资 ...

好的，明白

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