求助Modelsim仿真问题

tingtang

我看不懂VHDL.不过我发现
out1和out2如果都为输出的话，为什么还有
out1=>out1,out2=>out2

赋值的语句呢？

tingtang

我刚刚Google “BUFFER STD_LOGIC”，意思好像说是output reg类型。如果想在Modelsim里看这个信号的话，的确不行（至少我发现 寄存器类型的数据 output到 testbench会报错），希望哪位大神找到解决办法。

我是一般这么解决的：
定义2个wire类型的变量a和b，也就是output，替换掉元件port list的out1和out2，然后再元件的code中吧out1和out2持续赋值给a和b，然后再testbench中观察a和b。就ok啦。

说白了就是reg类型的变量不能直接输出到testbench。

tingtang

回复 3# 3539591


   
我刚刚Google “BUFFER STD_LOGIC”，意思好像说是output reg类型。如果想在Modelsim里看这个信号的话，的确不行（至少我发现 寄存器类型的数据 output到 testbench会报错），希望哪位大神找到解决办法。

我是一般这么解决的：
定义2个wire类型的变量a和b，也就是output，替换掉元件port list的out1和out2，然后再元件的code中吧out1和out2持续赋值给a和b，然后再testbench中观察a和b。就ok啦。

说白了就是reg类型的变量不能直接输出到testbench。

tingtang

回复  tingtang
VHDL的testbench就是这样写的，要元件例化。

下面是我的源程序，仿真不出来。
LIBRARY ie ...
3539591 发表于 2012-3-13 11:22

    原来是instance component，不是赋值，哈！！！！！

tingtang

回复 6# 3539591


    那你就在testbench把out1,out2:BUFFER STD_LOGIC改成 output 类型的，不要buffer的特性。。

  还是你没有在testbench定义out1,out2啊？我没看见。。

tingtang

回复 9# 3539591


   wo ye bu zhidao le