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标题: 时序是设计出来的 [打印本页]

作者: Pocahontas 时间: 2010-2-25 23:33
标题: 时序是设计出来的
时序是设计出来的，不是仿出来的，更不是湊出来的。
以做逻辑为例，并不是一上来就开始写代码，而是要先模块划分和逻辑详细设计，才能进行编码，一般来说这部分工作所占的时间要远大于编码的时间。在做详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多只能波及到本一级模块，而不能影响到整个设计。在逻辑详细设计方案这一级的时候，已经将各级模块的接口时序都设计出来了，各级模块内部是怎么实现的也基本上确定下来了。做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让设计会一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。

作者: Steady_Chou 时间: 2010-2-26 09:36
哇 ~ 感謝分享心得阿

作者: huguangheng 时间: 2010-2-26 11:32

作者: americ 时间: 2010-3-19 15:11
好！！
这篇文章不错。

作者: liyongjie 时间: 2010-3-22 08:53
深有体会，自己做的东西虽然简单，但确实是这么做的。

作者: 培培 时间: 2010-3-24 16:28
弱弱的问一句，如何去做逻辑分析，如何去实现时序设计呢？
大致流程出来后做详细的分析与时序设计是通过什么去做的呢？
有没有这方面的学习资料呀？

作者: 培培 时间: 2010-3-24 16:29
或者是给个实例说说吧！
谢谢

作者: laoxizi 时间: 2010-4-1 21:02

弱弱的问一句，如何去做逻辑分析，如何去实现时序设计呢？
大致流程出来后做详细的分析与时序设计是通过什 ...
培培发表于 2010-3-24 16:28

同求此类资料

作者: liyongjie 时间: 2010-4-2 08:55
回复 6# 培培
http://www.altera.com/support/ex ... /exm-timequest.html
希望这个网址对你有帮助

作者: syjuang 时间: 2010-4-10 14:00
不錯的資訊

作者: zjuer 时间: 2010-10-7 21:34
我来学习

作者: wzhansen 时间: 2011-1-16 14:49
不知编写（规划）时序时，大家用什么软件画时序图

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