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标题: GPIO接口设置一段时间低电平输出,为何这期间有高电平输出？ [打印本页]

作者: BOB_Sun 时间: 2021-11-26 16:45
标题: GPIO接口设置一段时间低电平输出,为何这期间有高电平输出？
本帖最后由 BOB_Sun 于 2021-11-26 17:08 编辑

Q: 使用DE0-Nano的2x13扩展接口的GPIO_22和GPIO_24引脚作为输出，设计中会给一段delay时间保持输出低电平“0”状态，然后输出高电平（“1”）信号。将程序固化到EPCS器件，连接示波器GPIO_22和GPIO_24引脚，开发板重新上电后，通过示波器观测到在delay时间内有一小段高电平信号，正常应该是低电平，这是为什么，如何消除这一小段高电平信号？

A：出现这小段高电平信号是因为开发板刚上电，FPGA还处于未配置状态，配置完成后，这段信号就会消失。

验证方式：开发板上电，等FPGA配置完成后，再接示波器观测看输出结果。

解决办法：在GPIO_22和GPIO_24引脚上接1K或更小的电阻，拉低I/O，就可以消除这小段高电平信号。

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