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标题: 【FAQ】怎样让DE0-Nano-SOC 的 GPIO 在FPGA被配置之前输出低电平 [打印本页]

作者: Doreen 时间: 2021-7-5 12:28
标题: 【FAQ】怎样让DE0-Nano-SOC 的 GPIO 在FPGA被配置之前输出低电平
本帖最后由 Doreen 于 2021-7-5 12:30 编辑

Q: 使用DE0-Nano-Soc 的GPIO1-16 和 GPIO1-17，在pin planner里面设置Output / 3.3-V LVTTL， location 锁定到 AF25 / AG24，并且定义为output了。怎么样能在最开始输出是低电平呢？

“I wonder can I make IO pins to low level between power on and FPGA .rbf binary loading.”

A:FPGA 配置之前的状态是不定的状态，无法控制。( 因上电后 GPIO pin还未assign ，是 floating 的)

可以在他的GPIO子卡加入相相关电路达到他要的功能. 比如可安排一个约 1 K~ 4.7K ohm 的 pull_low电阻。

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