MyFPGA Forum

标题: 【FAQ】编译Quartus工程提示：Error (10228)... [打印本页]

作者: Doreen 时间: 2021-3-9 14:01
标题: 【FAQ】编译Quartus工程提示：Error (10228)...
本帖最后由 Doreen 于 2021-3-9 14:02 编辑

Q：编译Quartus工程提示 Error (10228): Verilog HDL error at ... cannot be declared more than once 怎么解决呢？

A：generate完platform designer 以后，add 文件到project的时候，只需添加.qip文件，或者添加.qsys文件，两个文件二选一即可，如果两个文件都添加进去系统不知道编译哪个。

解决方法：删掉多余的文件即可。

欢迎光临 MyFPGA Forum (http://www.myfpga.org/discuz/)