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标题: 【DE10-Nano系列教程】FPGA篇(六)--加法器 [打印本页]

作者: BOB_Sun 时间: 2020-7-20 11:30
标题: 【DE10-Nano系列教程】FPGA篇(六)--加法器
本帖最后由 BOB_Sun 于 2020-9-2 12:18 编辑

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一、概述

概述.jpg (42.07 KB, 下载次数: 25)

作者: BOB_Sun 时间: 2020-7-30 16:16
二、设备
1. 硬件

PC 主机
Terasic DE10-Nano 开发套件

（注：Terasic DE10-Nano 是一款基于 Intel® Cyclone V SoC FPGA 的开发套件，为开发者提供了灵活的可重构硬件设计平台。如需了解该套件的详情，请访问 Terasic DE10-Nano 官网。）
2. 软件

Quartus Prime 18.1.1 Standard Edition（已安装好 USB Blaster II 驱动）
（注：Quartus Prime 软件的下载和安装可参考 "【DE10-Nano系列教程】工具篇(一)--Quartus软件安装" ，驱动的安装还可以参考"【DE10-Nano系列教程】工具篇(二)--USB Blaster II驱动安装" 。）
DE10_Nano_SystemBuilder
（注：DE10_Nano_SystemBuilder 软件可在这里下载。）
ModelSim
（注：ModelSim软件的使用可参考【DE10-Nano系列教程】工具篇(三)-ModelSim仿真。）
Signal Tap Logic Analyzer
（注：Signal Tap Logic Analyzer软件的使用可参考【DE10-Nano系列教程】工具篇(四)--Signal Tap Logic Analyzer使用。）

作者: BOB_Sun 时间: 2020-7-30 17:12
本帖最后由 BOB_Sun 于 2020-9-2 12:21 编辑

三、设计思路
3.1 半加器

3.2 全加器

全加器设计思路.jpg (112.58 KB, 下载次数: 23)

半加器设计思路.jpg (85.19 KB, 下载次数: 19)

作者: BOB_Sun 时间: 2020-7-30 17:13
本帖最后由 BOB_Sun 于 2020-9-2 14:02 编辑

四、操作步骤
在创建半加器和全加器的工程之前，先在本地创建adder文件夹存放这两个工程，例如在D盘的DE10-Nano文件夹下创建"adder"文件夹。
4.1 半加器
4.1.1 创建Quartus工程

4.1.2 创建Verilog模块
点击Quartus工具栏的 "File --> New"，新建一个Verilog HDL File，命名为 "ha.v"，编写半加器代码。

4.1.3 Verilog代码综合

4.1.4 全编译工程

4.1.5 对FPGA进行编程

4.1.6 运行结果

4.2 全加器
4.2.1 创建Quartus工程

4.2.2 创建Verilog模块
点击Quartus工具栏的 "File --> New"，新建一个Verilog HDL File，命名为 "fa.v"，编写全加器代码。

4.2.3 Verilog代码综合、编译工程和FPGA编程

4.2.4 运行结果

全加器运行结果.jpg (37.62 KB, 下载次数: 24)