Chris 发表于 2015-7-25 08:52
需要把整个链路各个模块的接口以及涉及的重要算法的大致逻辑设计给出。
至于评估资源、时延,不需要写出全 ...
5G174 发表于 2015-7-25 18:38
谢谢版主回复,现在Verilog HDL代码编码部分快写完了,全部写完应该评估资源,速率,时延,就会很清楚了 ...
Chris 发表于 2015-7-27 09:26
进展好快,赞!
说一些与比赛无关的话,同学们应该要学会提前评估资源,而不是等全部写完代码以后再看资 ...
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