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标题: 关于DE2_70_TV中Sdram_Control_4Port的读写地址问题 [打印本页]
作者: jr_wong    时间: 2011-12-8 22:19
标题: 关于DE2_70_TV中Sdram_Control_4Port的读写地址问题
本人是新手，正在学习DE2_70_TV例程，有些地方没看懂，希望各位高手出手相助。
在DE2_70_TV中用到的Sdram_Control_4Port模块：

  2. //        SDRAM frame buffer
  3. Sdram_Control_4Port        u6        (        //        HOST Side
  4.                                                     .REF_CLK(iTD1_CLK27),
  5.                                                         .CLK_18(AUD_CTRL_CLK),
  6.                                                     .RESET_N(1'b1),
  7.                                                         //        FIFO Write Side 1
  8.                                                     .WR1_DATA(YCbCr),
  9.                                                         .WR1(TV_DVAL),
  10.                                                         .WR1_FULL(WR1_FULL),
  11.                                                         .WR1_ADDR(0),
  12.                                                         .WR1_MAX_ADDR(640*507),                //        525-18
  13.                                                         .WR1_LENGTH(9'h80),
  14.                                                         .WR1_LOAD(!DLY0),
  15.                                                         .WR1_CLK(iTD1_CLK27),
  16.                                                         //        FIFO Read Side 1
  17.                                                     .RD1_DATA(m1YCbCr),
  18.                                                 .RD1(m1VGA_Read),
  19.                                                 .RD1_ADDR(640*13),   //        Read odd field and bypess blanking
  20.                                                         .RD1_MAX_ADDR(640*253),
  21.                                                         .RD1_LENGTH(9'h80),
  22.                                                 .RD1_LOAD(!DLY0),
  23.                                                         .RD1_CLK(iTD1_CLK27),
  24.                                                         //        FIFO Read Side 2
  25.                                                     .RD2_DATA(m2YCbCr),
  26.                                                 .RD2(m2VGA_Read),
  27.                                                 .RD2_ADDR(640*267),  //        Read even field and bypess blanking
  28.                                                         .RD2_MAX_ADDR(640*507),
  29.                                                         .RD2_LENGTH(9'h80),
  30.                                                 .RD2_LOAD(!DLY0),
  31.                                                         .RD2_CLK(iTD1_CLK27),
  32.                                                         //        SDRAM Side
  33.                                                     .SA(oDRAM0_A),
  34.                                                     .BA({oDRAM0_BA[1],oDRAM0_BA[0]}),
  35.                                                     .CS_N(oDRAM0_CS_N),
  36.                                                     .CKE(oDRAM0_CKE),
  37.                                                     .RAS_N(oDRAM0_RAS_N),
  38.                                             .CAS_N(oDRAM0_CAS_N),
  39.                                             .WE_N(oDRAM0_WE_N),
  40.                                                     .DQ(DRAM_DQ),
  41.                                             .DQM({oDRAM0_UDQM1,oDRAM0_LDQM0}),
  42.                                                         .SDR_CLK(oDRAM0_CLK)        );

复制代码
其中，“.WR1_MAX_ADDR(640*507),          //        525-18 ”，这里为什么要取507？525-18是什么意思？

另外，
“.RD1_ADDR(640*13),   //Read odd field and bypess blanking
.RD1_MAX_ADDR(640*253), ”
奇场是存放在13~253行吗？根据ITU656协议（下图），奇场不是应该存放在20~263行的吗？


希望能得到大家的帮助，小弟感激不尽！
作者: hongbutiao    时间: 2012-4-3 22:33
我也遇到相似问题，求大侠指点
作者: 狼王花    时间: 2013-5-27 16:35
遇到类似的问题，同问



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