2015第一届5G算法创新大赛_PolarCode算法讨论区_Q&A集

marymaryzhao

欢迎学者才子们加入第一届5G算法创新大赛！很高兴通知您期待的论坛答疑和交流空间开通了！欢迎同学们积极参与讨论分享！另请注意，为了能够及时给到指导，请在对应的讨论区提问和讨论哦。谢谢！

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为给同学们提供方便，针对答疑内容形成本Q&A集，同步在大赛官网和本论坛发布：
Q1：是按照大赛要求直接按给出的算法进行编程实现，还是在给出算法基础上设计新算法，再编程实现呢？
A1：实现给出的算法即可，甚至参数都可以选择最简单的去实现，比如硬件实现时选择短码（码长256），且List大小选择1（相当于SC译码）。但如果想获得更好的名次，还是要尽可能去实现一些更有挑战性的参数。
至于算法创新，如果能够提出更好的新算法，当然会有非常高的加分。只是要注意算法的实现复杂度哦。相比算法，建议可以更多地考虑在实现方面做一些创新尝试，比如硬件结构、量化等。这一类创新设计在实现时风险较低，且往往可以达到很显著的效果。

Q2：似然值L1、L2再次递归时，u怎么变换？

A2：再次递归时，依然使用这两个公式。若想更直观一些，可以将这里两个公式中“序列y的前一半或者后一半”以及“u序列的运算结果”用其它符号重新写一下。写成 LN(i)(z[1..N], v[1...N])的形式。之后继续使用这两个公式进行计算。
对于其中的模二加符号，材料里面没有特别说明这里的加法是bit-wise，也就是将两个序列对应位置的比特相加。 之后得到一个新的序列，可以记作v，它的作用相当于原来的u，然后继续递归。

Q3：仿真程序处理速度有多快？
A3：参考一组仿真数据：在PC上用C写的软件仿真译码，L=32的时候译每一码块不到20ms（只统计译码，没有开任何降复杂度的算法开关，仿真PC是3G主频、4G内存）。如果用SSE/AVX优化的话，估计可以在10ms以内。N=1024 L=4时，平均每个码块译码时间约2.47ms。
不过，本次比赛主要是看FPGA实现，仿真代码只要性能优秀即可~

Q4: 生成矩阵FN 1024*1024 太大了，怎么存的？  路径复杂度相对FN 来说太小了
A4：如果是仿真的话，不管是Matlab还是C语言，都应该可以直接存下这个矩阵的。
其实，不需要去存储那个矩阵的，材料里面已经给出了等价于生成矩阵的编译码结构。编码的话，只需要一个1024*1的向量及若干的辅助变量就足够了。具体请查看大赛给出的材料或者参考文献。

Q5: 在电脑仿真的时候，可以把仿真的数据通过MATLAB画出了性能曲线图。FPGA实现的话，以什么作为输出？
A5：大赛的作品提交时，可写一段PC上运行的APP对编译码前后的信元数据进行比较输出BER及BLER v.s Eb/No性能曲线。输出详见赛题要求。
前期可以把数据读出来再通过MATLAB画性能图。最终提交作品时，能够有个APP实时显示是最好的。备注：FPGA板是安插在PC的PCIE插槽上运行的，实时译码数据可以暂存在缓冲区。比赛的核心是算法实现及其性能，有个好的UI当然也是欢迎和添彩的。

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Q&A在答疑会前的第二次收集，欢迎大家积极交流，踊跃创新：
Q6: 信噪比的值与噪声方差的关系？
A6：信噪比在本赛题中取值为每个信息比特的发送功率与噪声功率之比，其定义如下：Eb/N0(dB) = 10*log10[(N*Es)/(K-Lcrc)/N0]

其中，Es=1，N0=2σ^2 。其中，噪声功率N0由噪声估计模块得到，在本赛题中，由于信道噪声是人为添加的，可以认为N0的正确值对译码器已知，即理想信道估计。

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20150729 Q&A集，问题来自于论坛和QQ群，欢迎大家积极交流，踊跃创新；很高兴看到同学们友爱的交流：）

Q7：是按照大赛要求直接按给出的算法进行编程实现，还是在给出算法基础上设计新算法，再编程实现呢？
A7：实现给出的算法即可，甚至参数都可以选择最简单的去实现，比如硬件实现时选择短码（码长256），且List大小选择1（相当于SC译码）。但如果想获得更好的名次，还是要尽可能去实现一些更有挑战性的参数。
至于算法创新，如果能够提出更好的新算法，当然会有非常高的加分。只是要注意算法的实现复杂度哦。相比算法，建议可以更多地考虑在实现方面做一些创新尝试，比如硬件结构、量化等。这一类创新设计在实现时风险较低，且往往可以达到很显著的效果。

Q8：似然值L1、L2再次递归时，u怎么变换？

A8：再次递归时，依然使用这两个公式。若想更直观一些，可以将这里两个公式中“序列y的前一半或者后一半”以及“u序列的运算结果”用其它符号重新写一下。写成 LN(i)(z[1..N], v[1...N])的形式。之后继续使用这两个公式进行计算。
对于其中的模二加符号，材料里面没有特别说明这里的加法是bit-wise，也就是将两个序列对应位置的比特相加。 之后得到一个新的序列，可以记作v，它的作用相当于原来的u，然后继续递归。

Q9：仿真程序处理速度有多快？
A9：根据华为提供的数据，通过软件仿真译码，L=32的时候译每一码块不到20ms（只统计译码，没有开任何降复杂度的算法开关，仿真PC是3G主频、4G内存）。用C写的代码。如果用SSE/AVX优化的话，估计可以在10ms以内。若减小List大小，经测试， N=1024 L=4的情况下平均每个码块译码时间为2.47ms。
不过，本次比赛主要是看FPGA实现，仿真代码只要性能优秀即可~

Q10: 生成矩阵FN 1024*1024 太大了，怎么存的？  路径复杂度相对FN 来说太小了
A10：如果是仿真的话，不管是Matlab还是C语言，都应该可以直接存下这个矩阵的。
其实，不需要去存储那个矩阵的，材料里面已经给出了等价于生成矩阵的编译码结构。编码的话，只需要一个1024*1的向量及若干的辅助变量就足够了。具体请查看大赛给出的材料或者参考文献。

Q11: 在电脑仿真的时候，可以把仿真的数据通过MATLAB画出了性能曲线图。FPGA实现的话，以什么作为输出？
A11：通过Logic Analyzer进行调试。大赛的作品提交时，可写一段APP对编译码前后的信元数据进行比较输出，实时译码数据可以暂存在缓冲区。输出BER及BLER v.s Eb/No性能曲线。详见赛题要求。
前期可以把数据读出来再通过MATLAB画性能图。最终提交作品时，能够有个APP实时显示是最好的。注意：FPGA板是在安插在PC的PCIE插槽上运行的。比赛的核心是算法实现及其性能。有个好的UI当然是欢迎和添彩的。

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Q12: 信噪比的值与噪声方差的关系？
A12：信噪比在本赛题中取值为每个信息比特的发送功率与噪声功率之比，其定义如下：Eb/N0(dB)=10log(NEs/(K-Lcrc)N0)

其中，Es=1，N0=2σ^2 。其中，噪声功率N0由噪声估计模块得到，在本赛题中，由于信道噪声是人为添加的，可以认为N0的正确值对译码器已知，即理想信道估计。

Q13：在FPGA上实现时，编码结果是要求串行发送到译码模块，还是能并行直接给到译码模块，有要求吗？
A13：编码后的比特需要经过调制和加噪后送给译码模块。至于串行还是并行，不作具体要求。


Q14：大赛要求：设计Polar码编译码器FPGA结构，并评估相应的FPGA资源、数据处理速率、时延等。具体算法链路设计些什么？如果要评估相应的FPGA资源，时延，岂不是要写出硬件电路描述才能知道？
A14：需要把整个链路各个模块的接口以及涉及的重要算法的大致逻辑设计给出。至于评估资源、时延，不需要写出全部的描述，只要写一部分小模块，并据此大致估计就可以。
第一阶段主要考核同学们对算法本身理解是否充分，是否能够将算法通过硬件实现，是否能够在理解算法的前提下，并且考虑硬件实现复杂度的情况有所创新。

Q15：把译码算法中的所有递归操作改为了非递归，仿真速度依然很慢，发现主要时间浪费在了L大于1时，LLR值的复制上，请问对于加快速度有什么好的解决方法吗？
A15：不是每次路径拷贝都需要复制所有的LLR的，每次路径仅需要复制有可能需要刷新的内存块，也就是说，很多路径可以共享部分内存块，即所谓的Lazy Copy。这方面有公开文献讲的，Tal, Vardy在ISIT的list decoding论文里有。
另外，仿真程序作为第一阶段正确理解算法的一个参考，速度并不是主要因素。评分还是看硬件实现是否高效、是否有创新。请同学们务必注意计算机仿真程序与硬件设计的区别。