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好多人对DE系列开发板sdram的verilog代码很感兴趣,但是:
1.原始code中,注释讲解不是很多。
2.即使讲解了,也还要对照datasheet看。
3.即使看来datasheet,也只是说要怎么做,并没有说为什么这样做。
始终让开发者云里雾里,看了好久才明白一部分,但是连到一起,又乱了。
所以希望大家把迷惑的code和已经了解,但是不确定的部分贴上来,互相解答,共同交流,一同提高。
如果有一天,这个代码都每个部分都理解的差不多了,我就在这段下面打出“本帖停止××”之类的话。
大家粘贴代码时一定要用回复里面一个“代码”工具,看起来舒服。。
千万别回复“谢谢LZ”,“顶”,"好厉害"之类没有营养的留言,鄙视刷版面。 |
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