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de2-70—TV 加入其他模块

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1#
发表于 2011-7-20 11:10:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
我用dsp builder 搞了一个模块，想加入 de2-70—TV 中，但是我的顶层文件是verilog ，但是用dsp builder 生成的模块是vhdl语言的，如何在verilog的顶层文件例化vhdl模块呢？
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2#
发表于 2011-7-20 12:48:26 | 只看该作者
你就把所有的文件都当VHDL好了，在你的verilog文件中，以VHDL的方式例化VHDL模块。
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