verilog 如何例化 vhdl

liangyubing

我的顶层文件是verilog ，但是用dsp builder 生成的模块是vhdl语言的，如何在verilog的顶层文件例化vhdl模块呢？

tingtang

你就把所有的文件都当VHDL好了，在你的verilog文件中，以VHDL的方式例化VHDL模块。