硬件Verilog HDL代码BPSK和AGWN问题

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编码结束后，需要转换0变成1,1变成-1，然后加入噪声，Verilog HDL中如何将有符号小数保存起来，而且方便随时取出使用，困惑好久了。如果保留两位小数，先扩大100倍，然后用二进制保存下来到reg[9:0] agwn[0:1023];取元素时候只能agwn[0],agwn[1]……这样取，不方便下面做加法啊，有没有什么高招。

Chris

为什么这样存取就不方便后面做加法了呢？

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Chris 发表于 2015-8-5 15:08
为什么这样存取就不方便后面做加法了呢？

后来想了下，这样还是可以的，直接从txt中读取了，很方便。还有，硬件描述语言在逻辑上会有很多循环，如果并行一次需要写很多同时赋值语句，有没有什么更好的解决办法

Chris

有这么多数据要读，那也是没办法的事情