求助：SOPC下对sram的读写与控制

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假设FPGA外挂一片SRAM，SRAM中从0x00000，0x14000，0x28000处开始分别存放着三幅320*256个图像像素数据，（每副图像按行列顺序连续地址存放）
FPGA设计中包含NIOS、用户逻辑两部分。两部分时分复用占用SRAM。
要求：用户逻辑部分要将三副图像数据对应相加。
      Nios对这三副图像要可读可写。

谁能给点头绪啊！
我是要先例化一个SRAM是不？
再做成IP核挂到AVALON总线上？

tingtang

回复 1# 3539591


    SRAM 的ip altera  大学计划有，你去下载吧，然后手动分配地址就好了。

3539591

回复 2# tingtang


    它说的用户逻辑部分将三幅图像数据对应相加是什么意思呢？这个是用硬件语言实现？
   时分复用又是如何实现了？