timequest时序分析建模

dljxcwangchao

timequest的时序分析都是针对寄存器到寄存器对的。当需要对fpga外部的器件进行时序约束时会像下图那样，假设在fpga外部有一个寄存器，然后对fpga内部的reg_a和fpga外部的reg_b这一对寄存器进行约束。
但是昨天我看了别人对一个sram-controller的约束实例（应该也是仿照alter的），他是下图这样建模的：“和FPGA内部的寄存器到寄存器的路径和类似，这个时序模型也是从FPGA内部寄存器（输出管脚）到FPGA内部寄存器（输入管脚），不同的是这个寄存器到寄存器间的路径不仅在FPGA内部，而是先从寄存器的输出端到FPGA的输出管脚，再从PCB走线到外部器件SRAM的输入管脚，然后经过了SRAM内部的Tco时间后，又从SRAM的输出管脚经PCB走线达到FPGA的输入管脚，这个输入管脚还需要有一些逻辑走线后才达到FPGA内部寄存器的输入端。”
我的问题是：
1.既然他的设计里面已经有了一个片外的sram,为什么不像上面的模型那样采用reg_a(片内)到reg_b(片外)？
2.他采用的模型里的两个reg都在fpga内部，但在这两个reg之间的路径上肯定还会有寄存器（sram内应该还有寄存器吧），这样的模型对吗？

谢谢高手解答

Steady_Chou

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