【FAQ】多个50M时钟输入选择参考时钟时应该绑定哪个引脚？

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发布时间: 2022-8-30 14:33

Q：DE5a-NET-DDR4 板载的 50MHz 时钟经过 clock buffer后就有5个 50MHz 时钟输入到 FPGA 的5个不同 bank，请问当设计里面用到这些bank的引脚时，其参考时钟一定要绑定到该 bank 的 50MHz 时钟引脚吗？ A：虽然 ...

Doreen 发表于 2022-9-19 16:31:28

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