DDR2 HP core 问题讨论！！

xcy31349

有没有有过ddr2 hp core的 朋友哦 。最近我做个一块板子 用了 Micron MT47H16M16CC-3 两块 ，fpga芯片是 stratix II ep2s60 f1020c5  电路图刚刚设计完，这就要做板了 。有些问题问问大家，
  1，ddr2的引脚只能用bank3，4 ，7，8 ？（因为这四个bank有dll？）
  2，我的ddr2 引脚只分配到bank 7 了 ，发现不够用了， 给ddr2 的差分信号时钟 用的bank 10 (pll bank,看到有款stratix II  gx  的 开发板这个搞的 ) 这样可以吧？ 电压不会有问题吧？ bank 7 是 1.8v  哦 bank10 是 1.2v吧 与核压一样？
  3  关于 ddr2的测试 ，在sopc工程中建立了一个ddr 2 hp的 ip 一个 cpu  一个 jtag  这样 搞一个 hello Word程序 就能测试 ddr2 hp正常工作 ？ 还有别的方法吗？

希望搞过ddr2 的朋友 一起讨论学习 ！！！！

huguangheng

回复 1# xcy31349


    好多情况下都是只有特定bank可以连接DDR2哦。
  电压不匹配的话，好像不行的吧，这个我没试过
  我觉得整机测试时，hello world可以呀，不然你也可以用signal_tap，或者外部用仪器
  如果只是想测部分端口的情况，也可以自己搞个testbench

帮你顶下，等高手回答

Steady_Chou

刚好我也有在研究DDR2, DDR3的控制，跟大家分享一下心得:

1.ddr2 的引脚不管是哪一个bank都可以接，不过要接上专用pin喔(DM, DQ, DQS)，但是bank3,4,7,8的ddr2引脚跑的performance会比较快，所以我建议你接bank3,4,7,8。

2.不建议你用bank10, 而且如果bank10的VCCIO是接1.2V，这样会有问题ddr2要接在1.8V的bank。

3.我建议你先用ddr2 hp IP产生出来的example_top.v来做简单的验证，因为这个程序它也简单的读写ddr2，然后看看结果正不正确。

xcy31349

不知道 超级版主还在不？

xcy31349

我的板子用到的资源比较多 ，ddr 2 只能分配给bank 7  ，bank 7 部分IO引脚不能使用。原因是参考电压 引脚 只能驱动 20个输出或者双向引脚。
还有一个问题， 对于 ddr 2的 差分时钟， fpga 只能分配差分引脚给他用，bank 7里的 io引脚没有差分引脚哦。只能用bank10 啊 是吧？

huguangheng

回复 3# Steady_Chou


    哦，这样

xcy31349

回复 3# Steady_Chou


   还有一个问题，要请教你一下，关于VREF引脚，一般的应用时，接地就可以了，在ddr2 时 ，不能接地是吧？
  围绕VREF 引脚会有 一些IO引脚和他相关，在 quartus II 工具的 pin planner 中 右击 选择show VREF Groups 。一个颜色块的就是了 。
  这个块中的引脚 最多可以分配 20个输出和 双向引脚。再添加引脚时编译就会报错了。为什么呢？
  
这个VREF groups 和 IO bank 有什么关系？ 好像并没有按照IO bank 来分配。 在ddr2
  中 VCCIO 要 做1.8v 的 。
   怎么感觉 VREF 和 VCCIO 有冲突啊？
   希望 帮我解答一下 ，谢谢 ！！！！

rich

Compile 要注意一下有沒有Critical Warning,
最好是不要有Critical Warning.

xcy31349

回复 8# rich
在一个 IObank中 ，使用引脚 VREF 接0.9v   但是IO引脚 设定标准为3.3-LVTTL
这样不会影响 这些IO的性能吧？
做DDR II 时一般注意什么问题？
谢谢！！！

Steady_Chou

我的板子用到的资源比较多 ，ddr 2 只能分配给bank 7  ，bank 7 部分IO引脚不能使用。原因是参考电压 引脚  ...
xcy31349 发表于 2010-3-18 14:26

我的板子用到的资源比较多 ，ddr 2 只能分配给bank 7  ，bank 7 部分IO引脚不能使用。原因是参考电压 引脚 只能驱动 20个输出或者双向引脚。

==> 很久没玩S2(现在都用S3,S4)，我记得Cyclone系列的才会有 "引脚 只能驱动 20个输出" ，你有把DDR2 IP加进去你的project再compile吗?接着有去设定DQ group吗? 要在assignment editor里面设定，或是直接IP产生出来的.tcl档案

还有一个问题， 对于 ddr 2的 差分时钟， fpga 只能分配差分引脚给他用，bank 7里的 io引脚没有差分引脚哦。只能用bank10 啊 是吧?

==> 你所说的 "差分引脚" 指的是DQS 跟 CLK吗 ? 只要bank里面有相关的专用pin就可以接上去

Steady_Chou

回复  rich
在一个 IObank中 ，使用引脚 VREF 接0.9v   但是IO引脚 设定标准为3.3-LVTTL
这样不会影响 这 ...
xcy31349 发表于 2010-3-25 20:21

在IO bank中你设定的IO标准要与实际板子上给的IO bank电压一致，譬如说IO bank给1.8V你就只能设定成1.8V的IO standard (1.8V, SSTL-18等等)，所以你使用VREF接0.9V，你的IO bank电压一定是给1.8V对吧? 这样你IO standard设定成3.3V-LVTTL会有问题。

xcy31349

回复 10# Steady_Chou


1， 我用的是 ＤＤＲ　ＩＩ　ＨＰ　的ｃｏｒｅ，编译通过，通过　ａｓｓｉｇｎｍｅｎｔ　ｅｄｉｔｏｒ　对　引脚进行分配　，和　ＩＯ　ｓｔａｎｄａｒｄ　设定为　ｓｓｔｌ—１８　ｃｌａｓｓＩ（所有ｄｄｒ　ＩＩ　相关的引脚）。这样编译通过，没有问题。
２　我说的差分时钟是给ＤＤＲＩＩ　供时钟的　ｃｌｋｐ和ｃｌｋｎ　在引脚分配时只能给他分配差分引脚。我用的是ＩＯ　ｂａｎｋ　１０.
３　ＩＯ　ｂａｎｋ　１０　和ＩＯ　ｂａｎｋ　７　的部分引脚共用的一个Ｖｒｅｆ。我的ＩＯｂａｎｋ７　给ｄｄｒＩＩ用　所以要用到Ｖｒｅｆ，并且ｂａｎｋ１０的参考电压引脚（ｖｃｃ＿ｐｌｌ＿ｏｕｔ）接１.８ｖ。　但是ｂａｎｋ　７　的引脚用过ｌｖｔｔｌ３.３　所以ｂａｎｋ７的ｖｃｃＩＯ
接３.３ｖ。这样没有问题吧？

Steady_Chou

确认一个问题: bank 7的VCCIO接3.3V，但是bank 7有接到DDRII的pin脚?

xcy31349

回复 13# Steady_Chou

bank 7 没有ddrII的引脚分配。作为其他的设备(fifo)用了。

Steady_Chou

回复 14# xcy31349


"作为其他的设备(fifo)用了" 的意思是?

xcy31349

回复 15# Steady_Chou


    bank7的 IO引脚 接到了一个外部的fifo芯片。

Steady_Chou

回复 16# xcy31349

３　ＩＯ　ｂａｎｋ　１０　和ＩＯ　ｂａｎｋ　７　的部分引脚共用的一个Ｖｒｅｆ。

==> 这个意思是IO bank 7也有连接VREF pin ??

xcy31349

回复 17# Steady_Chou
是的 。
"Banks 9 through 12 are enhanced PLL external clock output banks. These PLL banks utilize the adjacent VREF group
when voltage-referenced standards are implemented. For example, if an SSTL input is implemented in PLL bank 10, the voltage level at VREFB7 is the reference voltage level for the SSTL input."
<=====这是 技术资料说明。

Steady_Chou

OK 了解，跟S3, S4不大一样，以技术资料说明来看你的接法应该不会有问题

xcy31349

回复 19# Steady_Chou


   谢谢 ，我做板试试咯