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    <title>MyFPGA Forum - Quartu Prime/Modelsim//IP</title>
    <link>http://www.myfpga.org/discuz/forum.php?mod=forumdisplay&amp;fid=105</link>
    <description>Latest 20 threads of Quartu Prime/Modelsim//IP</description>
    <copyright>Copyright(C) MyFPGA Forum</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Tue, 09 Jun 2026 15:21:33 +0000</lastBuildDate>
    <ttl>60</ttl>
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      <title>MyFPGA Forum</title>
      <link>http://www.myfpga.org/discuz/</link>
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      <title>【FAQ】cyclone V  的 Altera PLL Reconfig IP 使用</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197684</link>
      <description><![CDATA[嗨各位好，目前想做一個可動態調整CLK的PLL，經查詢官方文件: AN661 Implementing Fractional PLL Reconfiguration with Altera PLL and Altera PLL Reconfig IP Cores ，似乎可以用Altera PLL Reconfig IP去重新reconfig PLL，但在Altera PLL Reconfig IP使用上有些問 ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>ck0124</author>
      <pubDate>Wed, 31 Aug 2022 01:00:45 +0000</pubDate>
    </item>
    <item>
      <title>【FAQ】打开Modelsim提示couldn\'t open &quot;transcript&quot;: permission denied</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197602</link>
      <description><![CDATA[Q： 从PC开始菜单打开Modelsim -Intel FPGA Starter Edition后，提示couldn\'t open \&quot;transcript\&quot;: permission denied，怎么解决呢？



A： 用管理员权限打开modelsim就不会出现这个问题。

实际上也可以忽略这个提示信息，Intel论坛上有帖子解释：The transcript is ne ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>bingxia</author>
      <pubDate>Thu, 23 Dec 2021 09:56:50 +0000</pubDate>
    </item>
    <item>
      <title>【FAQ】申请license时应该提供哪个物理地址？</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197598</link>
      <description><![CDATA[Q:下发ipconfig 看到好多的物理地址呀，请问申请license时应该提供哪个物理地址？


A: 请在联网时 下发ipconfig /all ，然后选择有IP 号 对应的那个物理地址即可。


平时用wifi 就 提供 wifi 对应的  物理地址。


平时用 有线就 提供 有线 对应的  物理地址。 ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>Doreen</author>
      <pubDate>Wed, 22 Dec 2021 08:07:10 +0000</pubDate>
    </item>
    <item>
      <title>【FAQ】Quartus Prime 17.1编译基于Cyclone 10 GX工程报Internal Error</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197538</link>
      <description><![CDATA[Q:使用Quartus Prime Pro 17.1版软件编译C10GFP的qts_pcie_sfp例程报错：Internal Error: Sub-system: DCALC, File: /quartus/ddb/dcalc/dcalc_bcm_modules_cache.cpp, Line: 116，这怎么解决呢？


A: 这是Intel Quartus Prime 17.1版软件bug，除了安装Cyclone 10 GX器 ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>bingxia</author>
      <pubDate>Wed, 27 Oct 2021 04:10:26 +0000</pubDate>
    </item>
    <item>
      <title>【FAQ】设置完qsys以后编译工程提示Error (12006)</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197503</link>
      <description><![CDATA[Q:设置完qsys以后编译工程提示：Error (12006): Node instance \&quot;u0\&quot; instantiates undefined entity \&quot;nios2_system\&quot;. Ensure that required library paths are specified correctly, define the specified entity, or change the instantiation. If this entity represe ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>Doreen</author>
      <pubDate>Wed, 15 Sep 2021 08:29:07 +0000</pubDate>
    </item>
    <item>
      <title>【FAQ】如何用GPIO 模拟串口uart 跟PC进行数据传输？</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197496</link>
      <description><![CDATA[Q:如何用GPIO 模拟串口uart 跟PC进行数据传输？

A: Intel 有DE0-Nano-SoC 的 一个相关案例：https://www.intel.com/content/dam/altera-www/global/en_US/uploads/6/64/MAX_BAUD_RATE_CYCLONE_V_SOC_DESIGN_EXAMPLE.pdf


还可以参考这个帖子：UART(RS232) Reference D ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>Doreen</author>
      <pubDate>Fri, 10 Sep 2021 04:15:09 +0000</pubDate>
    </item>
    <item>
      <title>【FAQ】如何在altera-modelsim 写test-bench对PPL进行仿真</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197486</link>
      <description><![CDATA[Q:如何在altera-modelsim 写test-bench对PPL进行仿真？

A: 您可以参考这两个资料：

https://community.intel.com/t5/Intel-Quartus-Prime-Software/How-to-simulation-PLL-in-ModelSim-Altera/td-p/234053

https://youtu.be/zStjrZwHGHI]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>Doreen</author>
      <pubDate>Thu, 02 Sep 2021 06:18:49 +0000</pubDate>
    </item>
    <item>
      <title>如何使用Intel的PowerPlay Early Power Estimator工具？</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197380</link>
      <description><![CDATA[Q: 如何使用Intel的PowerPlay Early Power Estimator工具？
A：1、下载对应自己FPGA的 PowerPlay Early Power Estimator (Excel格式) 
     2 、开启Quartus II并进行Complier
     3、Compiler完成后，点选上方tool bar的Project --&gt; Generate  PowerPlay Early Power  ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>wsxiabing</author>
      <pubDate>Mon, 21 Jun 2021 06:15:17 +0000</pubDate>
    </item>
    <item>
      <title>【FAQ】生成time_limited 文件怎么回事？</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197369</link>
      <description><![CDATA[Q:生成time_limited 文件怎么回事？

A: 可以参考intel这个手册的内容：

https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/qts/archives/qts-qps-5v1-17-1.pdf?wapkw=time_limited]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>Doreen</author>
      <pubDate>Thu, 10 Jun 2021 02:30:18 +0000</pubDate>
    </item>
    <item>
      <title>【FAQ】使用Quartus 19.1或20.1，安装USB Blaster驱动时遇到问题</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197269</link>
      <description><![CDATA[Q: 安装Quartus 19.1或20.1 后，设备管理器中的USB Blaster驱动呈现黄色感叹号，尝试更新时，遇到如下图所示的问题，该如何解决呢？

A：A：不确定是否是Intel Quartus 19.1或20.1中提供的驱动有兼容问题，
用户可以试下这个驱动：http://mail.terasic.com.cn/~wyzhou/u ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>BOB_Sun</author>
      <pubDate>Thu, 04 Mar 2021 06:52:32 +0000</pubDate>
    </item>
    <item>
      <title>【FAQ】用高版本quartus运行低版本的.bat文件报错</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197263</link>
      <description><![CDATA[Q：使用Quartus 18.1 Lite 运行友晶科技提供的 DE1-SoC_v.5.1.3_HWrevF.revG_SystemCD\\Demonstrations\\SOC_FPGA\\DE1_SOC_Linux_FB\\sof_to_rbf.bat文件报错：系统找不到指定路径。

请问怎么解决？如何升级.bat文件？

A： 因为CD里面的bat文件是针对低版本（以前是基于1 ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>Doreen</author>
      <pubDate>Tue, 02 Feb 2021 07:41:01 +0000</pubDate>
    </item>
    <item>
      <title>【FAQ】如何解决USB-Blaster 在Quartus中突然无法识别的问题？</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197262</link>
      <description><![CDATA[Q：DE0-CV USB-Blaster先前可以识别，突然停止被识别。但重新启动PC后，立即识别USB-Blaster。换过PC或者USB连接线，仍会出现此情况，请问有无解决办法？





A：首先，需要确认JTagServer.exe开启自动设置:

PC --&gt; Manage --&gt; Sevices and Applications --&gt; Sevice
 ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>wyzhou</author>
      <pubDate>Tue, 02 Feb 2021 05:37:50 +0000</pubDate>
    </item>
    <item>
      <title>Quartusii 链接Altera-Modelsim进行功能仿真</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197148</link>
      <description><![CDATA[下文介绍利用Altera-Modelsim来进行功能仿真的步骤
quartus ii 版本：17.0
altera-modelsim版本:ModelSim - Intel FPGA Starter Edition 10.5b (Quartus Prime 17.0)
1、首先要设置altera-modelsim的执行路径，即指定altera-modelsim的安装路径，打开Quartusii
(1)Tools ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>wyzhou</author>
      <pubDate>Mon, 29 Jun 2020 03:44:31 +0000</pubDate>
    </item>
    <item>
      <title>【转载】SignalTap II 之 Power-Up Trigger</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197071</link>
      <description><![CDATA[版权声明：本文为CSDN博主「huan09900990」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。
原文链接：https://blog.csdn.net/huan09900990/article/details/78900696

在Quartusii中使用SignalTap II 抓取信号时，经常会遇到有些信号只在开机 ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>wyzhou</author>
      <pubDate>Fri, 19 Jun 2020 06:17:06 +0000</pubDate>
    </item>
    <item>
      <title>【转载】PLL与DLL锁相环介绍</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197070</link>
      <description><![CDATA[转载：https://blog.csdn.net/huan09900990/article/details/79257695

一、PLL锁相环：Phase-Locked Loop
由鉴相器、环路滤波器和压控振荡器组成，鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。Ud中的噪声和干扰成分被低通性质的环路滤波器滤 ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>wyzhou</author>
      <pubDate>Fri, 19 Jun 2020 06:01:57 +0000</pubDate>
    </item>
    <item>
      <title>【转载】Intel Stratix10收发器时钟网络介绍</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197034</link>
      <description><![CDATA[版权声明：本文为CSDN博主「huan09900990」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。

原文链接：https://blog.csdn.net/huan09900990/article/details/104444581

现在intel的中高端FPGA（A10,S10等）的高速收发都是采用的模块化的形式 ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>wyzhou</author>
      <pubDate>Thu, 18 Jun 2020 09:32:11 +0000</pubDate>
    </item>
    <item>
      <title>新手渣渣 求助 锁相环引脚连接问题</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=196917</link>
      <description><![CDATA[查了好几天了  总是说锁相环的参考时钟连接出错

Error: REFCLK port on the PLL is not properly connected on instance sys_ctrl:uut_sys_ctrl|my_pll:my_pll_inst|my_pll_0002:my_pll_inst|altera_pll:altera_pll_i|general[0].gpll.  The reference clock port on t ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>myheng</author>
      <pubDate>Wed, 03 Aug 2016 02:32:26 +0000</pubDate>
    </item>
    <item>
      <title>pll在11。0和9.0表现不同</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=196910</link>
      <description><![CDATA[你好，我使用的芯片是ep3c16q240c8 。altpll\'s 输入时钟为12.8MHz,输出时钟为 24.576MHz.
当软件为Quartus 11.0,PLL 设置界面如下图：

实际的时钟显示为24.558，达不到24.576
用Quartus 9.0,同样的芯片和输入时钟，显示的实际时钟就是24.576


想问下，是否为软件问题 ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>simpleliu</author>
      <pubDate>Fri, 13 May 2016 05:04:55 +0000</pubDate>
    </item>
    <item>
      <title>license造成編譯問題</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=196873</link>
      <description><![CDATA[由於小弟這塊de1已放四年多了，現今因工作想拿出來練習，和別人要了Quartus II 10軟體及license發現
編譯後出現Error: Current license file does not support the EP2C20F484C7 device
想說應該是我和朋友拿的license並無支授，上了altera官網想申請新的license，好像 ...]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>tom7232</author>
      <pubDate>Mon, 17 Aug 2015 08:05:44 +0000</pubDate>
    </item>
    <item>
      <title>quartus13.1 fitter时关于PLL问题</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=196767</link>
      <description><![CDATA[Error (175001): Could not place fractional PLL 
这是怎么回事啊？请大侠解决下，谢谢]]></description>
      <category>Quartu Prime/Modelsim//IP</category>
      <author>chunlei9924</author>
      <pubDate>Thu, 09 Jul 2015 13:13:50 +0000</pubDate>
    </item>
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