<?xml version="1.0" encoding="utf-8"?>
<rss version="2.0">
  <channel>
    <title>MyFPGA Forum - 基础理论知识</title>
    <link>http://www.myfpga.org/discuz/forum.php?mod=forumdisplay&amp;fid=103</link>
    <description>Latest 20 threads of 基础理论知识</description>
    <copyright>Copyright(C) MyFPGA Forum</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Fri, 17 Apr 2026 03:31:49 +0000</lastBuildDate>
    <ttl>60</ttl>
    <image>
      <url>http://www.myfpga.org/discuz/static/image/common/logo_88_31.gif</url>
      <title>MyFPGA Forum</title>
      <link>http://www.myfpga.org/discuz/</link>
    </image>
    <item>
      <title>【FAQ】Intel FPGA的ALM、LUT和FF之间的逻辑换算关系</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197709</link>
      <description><![CDATA[Q：Intel FPGA的ALM、LUT和FF数量之间有什么逻辑换算关系吗？

A：以我们TR4-530的Stratix IV GX FPGA为例，参考Intel Stratix IV GX EP4SGX530的handbook 以及Stratix® IV Product Table：
  

可以看到，1个ALM包含4个LUT+2个Reg（FF），Stratix IV GX EP4SGX530共有 ...]]></description>
      <category>基础理论知识</category>
      <author>bingxia</author>
      <pubDate>Fri, 04 Nov 2022 02:50:54 +0000</pubDate>
    </item>
    <item>
      <title>Cyclone V LAB &amp;ALM结构</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197147</link>
      <description><![CDATA[ALM：Adaptive Logic Modules 自适应逻辑块
LAB：Logic Array Blocks 逻辑阵列块
首先FPGA芯片主要由三部分组成，分别是：
(1) IOE(input output element，输入输出单元)
(2) LAB(logic array block，逻辑阵列块，对于Xilinx称之为可配置逻辑块CLB);
(3) Interconnect( ...]]></description>
      <category>基础理论知识</category>
      <author>wyzhou</author>
      <pubDate>Sun, 28 Jun 2020 09:52:11 +0000</pubDate>
    </item>
    <item>
      <title>verilog基础篇RAM IP核的使用</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197146</link>
      <description><![CDATA[在该页面中，我们去掉了q output port（去掉输出寄存器），并且添加了一个rden读使能信号，所谓rden读使能信号就是，当该信号为高电平时，我们才可以读取RAM IP核中的数据。
其余的页面我们使用默认设置即可，不要忘记勾选inst初始化模板文件。

//该代码主要实现了先 ...]]></description>
      <category>基础理论知识</category>
      <author>wyzhou</author>
      <pubDate>Sun, 28 Jun 2020 09:25:54 +0000</pubDate>
    </item>
    <item>
      <title>RAM_IP核 仿真，quartus ii （内置）</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197145</link>
      <description><![CDATA[最近都在用intel altera的板子。学学里面的RAM 的使用。

程序设计
1.首先是，一个计数器。循环计64个数。2.使用time_cnt 开始读和写的控制3.然后开始32个地址循环 计数。（注意我用的clk 是negedge 有效）4.使用time_cnt 开始读和写的控制使能5.写控制6.最后例化一个单 ...]]></description>
      <category>基础理论知识</category>
      <author>wyzhou</author>
      <pubDate>Sun, 28 Jun 2020 09:09:52 +0000</pubDate>
    </item>
    <item>
      <title>FPGA仿真--前仿真和后仿真</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197144</link>
      <description><![CDATA[初学者学习FPGA，必定会被它的各种仿真弄的晕头转向。比如，前仿真、后仿真、功能仿真、时序仿真、行为级仿真、RTL级仿真、综合后仿真、门级仿真、布局布线后仿真等。

　　Quartus和Modelsim软件的仿真形式

　　Quartus II有两种仿真形式：1、功能仿真；2、时序仿真。 ...]]></description>
      <category>基础理论知识</category>
      <author>wyzhou</author>
      <pubDate>Sun, 28 Jun 2020 08:59:37 +0000</pubDate>
    </item>
    <item>
      <title>FPGA时序约束的一些基本概念</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197143</link>
      <description><![CDATA[1、在约束时，有4个常见的概念：
Cell:指在fpga内部的功能模块，比如 寄存器，存储器块等；
Pin:指的是每个模块的输入输出引脚；
Net：指连接各个Pin之间的网络；
Port:实际指的就是fpga的物理输入输出管脚。即你在工程顶层文件定义的输入输出管脚。
在实际链路中的位置 ...]]></description>
      <category>基础理论知识</category>
      <author>wyzhou</author>
      <pubDate>Sun, 28 Jun 2020 08:29:31 +0000</pubDate>
    </item>
    <item>
      <title>FPGA时序约束中常用公式推导</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197142</link>
      <description><![CDATA[在fpga工程中加入时序约束的目的：
1、给quartus II 提出时序要求；
2、quartus II 在布局布线时会尽量优先去满足给出的时序要求；
3、STA静态时序分析工具根据你提出的约束去判断时序是否满足的标准。
举个形象的比喻：就好比我要让代工厂（类比quartus ii）给我加工一 ...]]></description>
      <category>基础理论知识</category>
      <author>wyzhou</author>
      <pubDate>Sun, 28 Jun 2020 07:41:41 +0000</pubDate>
    </item>
    <item>
      <title>Altera-SoC QSPI烧写指南</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197134</link>
      <description><![CDATA[一.preloader、Uboot生成以及烧写

1) 在SoC EDS中输入bsp-editor打开bsp编辑器

2) File-&gt;new bsp新建bsp，preloader settings directory设置至Project Directory\\hps_isw_handoff\\*_qsys_hps_0文件夹

 

3) 勾选BOOT_FROM_QSPI，并设置QSPI_NEXT_BOOT_IMAGE ...]]></description>
      <category>基础理论知识</category>
      <author>wyzhou</author>
      <pubDate>Wed, 24 Jun 2020 10:01:50 +0000</pubDate>
    </item>
    <item>
      <title>关于FPGA的FMC接口的详细介绍</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197016</link>
      <description><![CDATA[FMC ( FPGA Mezzanine Card ) FPGA中间层板卡，整个FMC模块由子板模块、载卡两部分构成。子板模块和载卡之间由连接器连接，子板模块上连接器使用公座（male），载卡上连接器使用母座（female）。载卡连接器引脚与具有可配置IO资源的芯片例如FPGA引脚通过PCB设计连接在 ...]]></description>
      <category>基础理论知识</category>
      <author>Nicole_Terasic</author>
      <pubDate>Thu, 18 Jun 2020 06:09:19 +0000</pubDate>
    </item>
    <item>
      <title>简谈基于FPGA的千兆以太网</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197018</link>
      <description><![CDATA[说起以太网，大家可能就会想到百兆以太网、千兆以太网以及万兆以太网等等。局域以太网从10M开始发展，经历几多的变迁，发展到现在的千兆以太网。千兆以太网以高效、高速、高性能为特点，已经广泛应用在金融、商业、教育、政府机关及厂矿企业等行业。吉比特以太 ...]]></description>
      <category>基础理论知识</category>
      <author>Nicole_Terasic</author>
      <pubDate>Thu, 18 Jun 2020 03:47:04 +0000</pubDate>
    </item>
    <item>
      <title>从MCU到FPGA：第4部分</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197012</link>
      <description><![CDATA[本周我想进一步探究可编程逻辑（FPGA）与硬核处理器（HPS）之间互联的结构。我发现了三种主要方式，它们是如何映射并处理通信的，哪些组件需要管控时序并且有访问权限。

AXI Bridge

]]></description>
      <category>基础理论知识</category>
      <author>Nicole_Terasic</author>
      <pubDate>Thu, 18 Jun 2020 02:28:13 +0000</pubDate>
    </item>
    <item>
      <title>从MCU到FPGA：第3部分</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197011</link>
      <description><![CDATA[当我开始这个项目的时候，我已经了解到FPGA的好处在于它可以将多种功能集成到单一的芯片中，并可以通过重配置而修改芯片功能。但是这种灵活性也让我想知道：我应该如何处理FPGA与外部组件的接口以及接口连线等问题呢？由于FPGA的平均设计周期为两到三年，并且考虑到诸 ...]]></description>
      <category>基础理论知识</category>
      <author>Nicole_Terasic</author>
      <pubDate>Thu, 18 Jun 2020 02:22:28 +0000</pubDate>
    </item>
    <item>
      <title>从MCU到FPGA：第2部分</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197010</link>
      <description><![CDATA[最近，我在做一个项目，该项目要求我这个MCU迷，转向FPGA开发。在这个系列博客中，我将介绍如何将现有的MCU知识和经验运用到FPGA的开发中。在第一部分中，我介绍了FPGA的优缺点，以及Terasic DE10 nano开发套件，并且探讨了影响FPGA设计的关键因素。现在，在第2部分， ...]]></description>
      <category>基础理论知识</category>
      <author>Nicole_Terasic</author>
      <pubDate>Thu, 18 Jun 2020 02:15:00 +0000</pubDate>
    </item>
    <item>
      <title>从MCU到FPGA：第1部分</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197009</link>
      <description><![CDATA[我是MCU的长期用户和狂热者，特别是对多功能低成本MCU上有着浓厚的兴趣，这种MCU模块能够通过单芯片实现优秀的通信能力。我做过很多有意思的小玩意，包括：MP3播放器、闹钟、无线地面湿度控制系统、宠物活动监视器、低功耗蓝牙姿态控制等。在这些小项目中，MCU实现信息 ...]]></description>
      <category>基础理论知识</category>
      <author>Nicole_Terasic</author>
      <pubDate>Thu, 18 Jun 2020 02:03:53 +0000</pubDate>
    </item>
    <item>
      <title>关于管脚 FPGA重要的资源之一</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197008</link>
      <description><![CDATA[管脚是FPGA重要的资源之一，FPGA的管脚分别包括：电源管脚，配置管脚，普通I/O，时钟专用输入管脚GCLK等。

]]></description>
      <category>基础理论知识</category>
      <author>Nicole_Terasic</author>
<enclosure url="/forum/通常会较I/O电压较低，随着FPGA的工艺的进度，FPGA的 ..." length="" type="image/jpeg" />      <pubDate>Thu, 18 Jun 2020 01:44:39 +0000</pubDate>
    </item>
    <item>
      <title>FPGA怎么搭复位电路 fpga复位电路设计方案</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=197003</link>
      <description><![CDATA[FPGA和复位电路相比大家应该都比较熟悉，那么对于FPGA怎么搭复位电路你知道吗？本文介绍的就是关于FPGA怎么搭复位电路以及fpga复位电路设计方案。

复位电路

]]></description>
      <category>基础理论知识</category>
      <author>Nicole_Terasic</author>
      <pubDate>Wed, 17 Jun 2020 08:54:42 +0000</pubDate>
    </item>
    <item>
      <title>FPGA调试设计的指导原则</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=196990</link>
      <description><![CDATA[对于FPGA调试，主要以Intel FPGA为例，在win10 Quartus ii 17.0环境下进行仿真和调试，开发板类型EP4CE15F17。主要包括以下几个部分：

[*]FPGA的调试-虚拟JTAG（Virtual JTAG）
[*]FPGA的调试-在线存储器内容编辑工具（In-system Memory Content Editor）
[*]FPGA的调 ...]]></description>
      <category>基础理论知识</category>
      <author>Nicole_Terasic</author>
      <pubDate>Wed, 17 Jun 2020 06:54:26 +0000</pubDate>
    </item>
    <item>
      <title>【转】关于FPGA加密问题</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=105546</link>
      <description><![CDATA[众所周知，所有FPGA基本上都是基于SRAM结构的，其程序（固件）是通过JTAG口直接加载或从外部Flash加载到内部SRAM中运行的。由于Flash本身无法加密，因此FPGA程序加密保护是所有开发者必须面临的一个主要问题。目前，FPGA程序加密主要有两种方法：
1、如果系统中没有可加 ...]]></description>
      <category>基础理论知识</category>
      <author>chencheng</author>
      <pubDate>Fri, 27 May 2011 01:53:07 +0000</pubDate>
    </item>
    <item>
      <title>引脚驱动电位问题</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=103907</link>
      <description><![CDATA[我使用的是EP2C8Q208I8的芯片，在不带外加芯片时FPGA引脚能输出3.3V的驱动电压，但是加上芯片以后，引脚驱动电压只有100mV不能驱动芯片。请问各位大虾，QUARTUS中在哪里对引脚驱动电压进行设置，怎样设置。 ...]]></description>
      <category>基础理论知识</category>
      <author>mangran</author>
      <pubDate>Sun, 15 May 2011 11:03:22 +0000</pubDate>
    </item>
    <item>
      <title>[转贴]跨越鸿沟：同步世界中的异步信号</title>
      <link>http://www.myfpga.org/discuz/forum.php?mod=viewthread&amp;tid=14370</link>
      <description><![CDATA[只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，例如磁盘控制器、CDROM/DVD 控制器、调制解调器、网卡以及网络处理器等。当信号从一个时钟域传送到另一个时钟域时，出现在新时钟域的信号是异步信号 ...]]></description>
      <category>基础理论知识</category>
      <author>Frank</author>
      <pubDate>Fri, 23 Apr 2010 06:13:16 +0000</pubDate>
    </item>
  </channel>
</rss>