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标题: 請問SignalTap 的問題... [打印本页]

作者: Terran 时间: 2009-4-29 09:14
标题: 請問SignalTap 的問題...
因為程式有問題，所以常常要用SignalTap來Debug，

但是有時候Verilog程式比較大的時候，要加入新的debug訊號至SignalTap

要重新按下Compiler，

等待Complier後 (由於程式大要等好久>_<)，才能在SignalTap看到最新增加的訊號

想問各位高手，有沒有方法在SignalTap直接看到我在Verilog新增的訊號???

作者: Steady_Chou 时间: 2009-4-29 12:49
本帖最后由 Steady_Chou 于 2009-4-29 12:50 编辑

要SignalTap看到Verilog中新增的訊號，沒有其他方法

一定得經過Quartus做處理，讓Quartus分析並且合成出這些訊號之後，

在SignalTap才會看到這些訊號，

有一個比較快的方式就是您編輯完程式( 訊號 ) 之後，不要直接按Start Complier

如下圖，只要按下Start Analysis & Synthesis，這樣可以省去Place & Route, Assembler & Timing Analysis 這些時間，就可以在SignalTap看到你新增的訊號了。

希望對你有幫助。

作者: dljxcwangchao 时间: 2009-4-29 22:08
其实start->atart analysis and Elaboration就行，他比Start Analysis & Synthesis还要快些

作者: xlbian 时间: 2009-5-24 12:06
学习了。。。

作者: samecc 时间: 2009-7-10 13:45
学习了~~~~

作者: tapril 时间: 2009-7-14 16:13
学习了~~~~

作者: Steady_Chou 时间: 2009-12-25 22:27
我也學習了，原來還有更快的方法

作者: REN 时间: 2009-12-27 09:46
學習了最近很常使用到Signal Tap II...

作者: sharon_ho 时间: 2009-12-28 20:07
学习了

作者: huguangheng 时间: 2009-12-28 20:56
关于在加速方面：
因为事实上只需要正确连接SignalTap到指定节点就行。仅当节点名称更改时，才需要分析工程，再完整编译。很多时候可以跳过分析这一步。

关于充分利用资源：
在buf资源成为瓶颈以至影响测量时，
首先确定所选的信号和深度是否是必要的，以及是否可以用更低的采样时钟
其次再必要的时候使用高级触发方式，将有限的捕获空间用于关键段的信号
最后，在不影响时序的前提下，使用处理器，通过控制台或外部输入来更改信号接线方式及触发方式

关于一些小问题
在处理以嵌入式为核心的工程时，时钟大多是晶振及其衍生时钟，一般用SignalTap都没问题，但在某些时钟情况复杂且特殊的逻辑模块中，使用SignalTap有可能会有额外的误差或造成对综合结果的影响。关于这一点我也有些糊涂。

最后是，必要的时候也还是要用示波器或者外部逻辑分析仪，因为毕竟SignalTap是FPGA中的一块数字电路

：）

作者: pplin2002 时间: 2011-1-11 15:07
学习了，
同意楼上的说法，
SignalTap在测芯片输出的时钟时不准确。

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