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标题: 【FAQ】DDR3 UNIPHY IP在Cyclone V SoC上使用编译报错ERROR 11802 [打印本页]

作者: bingxia 时间: 2021-4-16 13:54
标题: 【FAQ】DDR3 UNIPHY IP在Cyclone V SoC上使用编译报错ERROR 11802
本帖最后由 bingxia 于 2021-4-16 14:09 编辑

Q: 使用DE10-Nano + D8M，在设计中用到了UNIPHY DDR3 IP，没有做pin assignment时可以编译并下载到FPGA，但是分配引脚再编译会报错：the design does not fit in the device(5CSEBA6U23I7). ERROR 11802。

A: DE10-Nano上的DDR3在HPS端，而UNIPHY DDR3 IP用于FPGA端的DDR3，不能用于HPS端的DDR3。HPS端的DDR3已经有DDR3 Controller，也不用做引脚分配。DDR3 Controller参数在Qsys中设置，另外还要运行tcl文件hps_sdram_p0_pin_assignments.tcl（在<Quartus project directory>\<Qsys file name>\synthesis\submodule路径中），如Intel论坛关于DE1-SoC HPS DDR3 Controller with UniPHY fitter error的记录。
具体参数设置以及tcl文件运行办法可以参考writeup_MyFirstHPSSystem文档。

SoCKit的FPGA和HPS端都有DDR3，所以UNIPHY DDR3 IP是可用的。

另外，DE10-Nano官网上有DE10-Nano搭配D8M的使用案例DE10_Nano_D8M_DDR3，可下载后做参考。

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