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标题: 为什么ADA子卡选用100MHz晶振而不是65MHz的晶振作为AD时钟 [打印本页]

作者: BOB_Sun 时间: 2020-10-15 11:56
标题: 为什么ADA子卡选用100MHz晶振而不是65MHz的晶振作为AD时钟
本帖最后由 BOB_Sun 于 2020-10-15 11:58 编辑

Q:ADA-GPIO的AD最高采样率才65MHz，为什么该板子选用100MHz的晶振而不使用65MHz的晶振来作为AD 的时钟?

A:ADA子卡上面AD和DA的时钟均有三个源头：外接 SMA， 100M晶振和 FPGA PLL 输出。我们预留这么多的频率选择只是让产品使用上比较有弹性。
这个 100M晶振的设计主要是一个预留的频率，提供给没有参考频率的FPGA主板使用的。也因此我们选择了一个在我们其他产品上有使用的晶振，而不是为了符合AD9248最高AD采样频率还特地去找一个不常见的晶振。
因为AD9248本身可容许100MHZ输入（请参照AD9248.pdf的第十二页），只是AD选择100M输入会对信噪比造成影响（噪声比较大），也因此我们建议将100M当做是备用方案，而不是首选。也就是说并不一定要求使用者采用100M晶振去驱动ADC，而且如果是实际应用中的AD采样，我们一般推荐客户使用FPGA PLL直接提供时钟要简单一点。

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