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标题: 【DE10-Nano系列教程】FPGA篇(二)--第一个FPGA工程_System_builder [打印本页]
作者: BOB_Sun    时间: 2020-7-13 10:46
标题: 【DE10-Nano系列教程】FPGA篇(二)--第一个FPGA工程_System_builder
本帖最后由 BOB_Sun 于 2020-7-30 17:07 编辑

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一、概述

概述.jpg (44.05 KB, 下载次数: 73)

概述.jpg
作者: BOB_Sun    时间: 2020-7-13 10:47
本帖最后由 BOB_Sun 于 2020-7-13 10:56 编辑

二、设备
1. 硬件
（注：Terasic DE10-Nano 是一款基于 Intel® Cyclone V SoC FPGA 的开发套件，为开发者提供了灵活的可重构硬件设计平台。如需了解该套件的详情，请访问 Terasic DE10-Nano 官网。）
2. 软件

作者: BOB_Sun    时间: 2020-7-13 10:48
本帖最后由 BOB_Sun 于 2020-7-14 10:52 编辑

三、操作步骤
3.1创建Quartus工程

3.2 创建 Verilog 模块
在 "REG/WIRE declarations" 处填写信号类型声明语句，在 "Structural coding" 处填写逻辑功能定义语句，完整的代码如下。然后，点击 Quartus 工具栏的 "File --> Save"，保存 system_builder_application.v 文件。
  1. //=======================================================
  2. //  This code is generated by Terasic System Builder
  3. //=======================================================

  5. module system_builder_application(

  7.         //////////// CLOCK //////////
  8.         input                                           FPGA_CLK1_50,
  9.         input                                           FPGA_CLK2_50,
  10.         input                                           FPGA_CLK3_50,

  12.         //////////// LED //////////
  13.         output                     [7:0]                LED
  14. );
  15. //=======================================================
  16. //  REG/WIRE declarations
  17. //=======================================================
  18.         wire clk;
  19.     reg [31:0] cnt;                         // 32-bit 计数器

复制代码
  1. //=======================================================
  2. //  Structural coding
  3. //=======================================================
复制代码


3.3 Verilog 代码综合

3.4 编译 Verilog 代码

3.5 对 FPGA 编程

3.6 运行结果

运行结果.jpg (76.46 KB, 下载次数: 80)

运行结果.jpg

对FPGA编程3.jpg (217.53 KB, 下载次数: 78)

对FPGA编程3.jpg

对FPGA编程2.jpg (192.15 KB, 下载次数: 77)

对FPGA编程2.jpg

对FPGA编程1.jpg (137.95 KB, 下载次数: 73)

对FPGA编程1.jpg

编译Verilog代码.jpg (264.36 KB, 下载次数: 74)

编译Verilog代码.jpg

Verilog代码综合.jpg (87.12 KB, 下载次数: 75)

Verilog代码综合.jpg

创建Quartus软件工程2.jpg (188.56 KB, 下载次数: 76)

创建Quartus软件工程2.jpg

创建Quartus软件工程1.jpg (168.33 KB, 下载次数: 73)

创建Quartus软件工程1.jpg
作者: BOB_Sun    时间: 2020-7-13 10:48
本帖最后由 BOB_Sun 于 2020-7-13 11:57 编辑

四、回顾与拓展

回顾与拓展.jpg (15.51 KB, 下载次数: 70)

回顾与拓展.jpg
作者: BOB_Sun    时间: 2020-7-16 14:35
本帖最后由 BOB_Sun 于 2020-7-30 17:08 编辑

附录
1. 修订历史
版本 时间 修改记录
V1.0 2020.07.01初始版本



2. 版权声明
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作者: 3458629874    时间: 2021-1-22 14:55
相当于将接口都集成好了
作者: liu75    时间: 2021-3-11 14:06
谢谢，，，，，，，，，，，，，，，，，，，，，，，，
作者: BOB_Sun    时间: 2021-3-12 13:55
3458629874 发表于 2021-1-22 14:55
相当于将接口都集成好了

您好！
是将顶层设计和引脚分配集成了， 逻辑设计还是要自己去做。
作者: binjew    时间: 2021-8-9 15:37
非常感谢楼主的教程！学到很多！
作者: Aceeitros    时间: 2021-10-22 12:57
谢谢分享！内容有帮助。
作者: Robinlin    时间: 2023-5-22 16:47
为什么内容看不了啊
作者: 13671409170    时间: 2024-4-27 14:46
好好好好好好好好好好好好好好好好
作者: ToryYin    时间: 2025-1-3 22:34
好！太好了！非常好！超级好！
作者: ToryYin    时间: 2025-1-3 22:44
为什么complie design我会出错
Error (171016): Can't place node "FPGA_CLK2_50" -- illegal location assignment PIN_Y13
Error (171016): Can't place node "FPGA_CLK3_50" -- illegal location assignment PIN_E11
Error (171016): Can't place node "LED[0]" -- illegal location assignment PIN_W15
Error (171016): Can't place node "LED[1]" -- illegal location assignment PIN_AA24
Error (171016): Can't place node "LED[2]" -- illegal location assignment PIN_V16
Error (171016): Can't place node "LED[3]" -- illegal location assignment PIN_V15
Error (171016): Can't place node "LED[4]" -- illegal location assignment PIN_AF26
Error (171016): Can't place node "LED[5]" -- illegal location assignment PIN_AE26
Error (171016): Can't place node "LED[6]" -- illegal location assignment PIN_Y16
Error (171016): Can't place node "LED[7]" -- illegal location assignment PIN_AA23
Error (171016): Can't place node "FPGA_CLK1_50" -- illegal location assignment PIN_V11
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:00
作者: BOB_Sun    时间: 2025-1-6 11:20
ToryYin 发表于 2025-1-3 22:44
为什么complie design我会出错
Error (171016): Can't place node "FPGA_CLK2_50" -- illegal location ass ...

你的板子是DE10-Nano吗，原始工程是System Builder自动生成的吗？
作者: xyyy    时间: 2025-1-10 00:50
太有用啦！
作者: xyyy    时间: 2025-1-10 01:05
请问为什么会出现这种全亮的情况啊？



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