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标题: verilog基础篇RAM IP核的使用 [打印本页]
作者: wyzhou    时间: 2020-6-28 17:25
标题: verilog基础篇RAM IP核的使用

在该页面中，我们去掉了q output port（去掉输出寄存器），并且添加了一个rden读使能信号，所谓rden读使能信号就是，当该信号为高电平时，我们才可以读取RAM IP核中的数据。
其余的页面我们使用默认设置即可，不要忘记勾选inst初始化模板文件。

//该代码主要实现了先往RAM IP核中的0-31地址写入0-31数据，
//每个地址对应一个数据，比如0地址对应0数据，1地址对应1数据，以此类推
//写完了32个数据之后，我们在将RAM IP核中的0-31地址中的数据读出
//当写数据时，我们需要将写使能信号拉高，当读数据时，我们需要将读使能信号拉高

//该代码主要实现了先往RAM IP核中的0-31地址写入0-31数据，
//每个地址对应一个数据，比如0地址对应0数据，1地址对应1数据，以此类推
//写完了32个数据之后，我们在将RAM IP核中的0-31地址中的数据读出
//当写数据时，我们需要将写使能信号拉高，当读数据时，我们需要将读使能信号拉高
  1. module verilog_ip_RAM
  2. (
  3. input clk_50M,
  4. input   RST_N,
  5. /*RAM端口*/
  6. output reg [4:0] address,  //RAM的地址端口
  7. output reg [7:0] wrdata,   //RAM的写数据端口
  8. output [7:0] rddata,   //RAM的读数据端口
  9. output reg [5:0] time_cnt,  //计数器
  10. output  wren,                                        //RAM的写使能端口
  11. output  rden                                        //RAM的读使能端口
  12. );

  14. //计数器
  15. reg [5:0] time_cnt_n;//time_cnt的下一个状态
  16. //RAM的地址端口
  17. reg [4:0] address_n;  //address的下一个状态
  18. //RAM的写数据端口
  19. reg [7:0] wrdata_n;  //wrdata的下一个状态

  21. //时序逻辑电路，用来给time_cnt寄存器赋值
  22. always @ (posedge clk_50M or negedge RST_N)
  23. begin
  24. if(!RST_N)
  25.         time_cnt<=1'b0;
  26. else
  27.         time_cnt<=time_cnt_n;
  28. end

  30. /*组合电路*/
  31. always @ (*)
  32. begin
  33.         if(time_cnt==6'd63)
  34.                 time_cnt_n=0;
  35.         else
  36.                 time_cnt_n=time_cnt+1;
  37. end

  39. /*时序电路,用来给address寄存器赋值*/
  40. always @ (negedge clk_50M or negedge RST_N)
  41. begin
  42.         if(!RST_N)
  43.                 address<=1'b0;
  44.         else
  45.                 address<=address_n;
  46. end

  48. /*组合电路，用来生成RAM地址*/
  49. always @ (*)
  50. begin
  51.         if(address==5'd31)
  52.                 address_n=1'b0;
  53.         else
  54.                 address_n=address+1'b1;
  55. end

  57. /*组合电路，根据计数器用来生成RAM写使能*/
  58. assign wren = (time_cnt>=1'b0&&time_cnt<=5'd31)?1'b1:1'b0;

  60. /*时序电路，用来给wrdata寄存器赋值*/
  61. always @ (negedge clk_50M or negedge RST_N)
  62. begin
  63.                 if(!RST_N)
  64.                         wrdata<=1'b0;
  65.                 else
  66.                         wrdata<=wrdata_n;       
  67. end

  69. /*组合电路，根据计数器用来生成写入RAM的数据*/
  70. always @ (*)
  71. begin
  72.         if(time_cnt>=1'b0&&time_cnt<=5'd31)
  73.                 wrdata_n=time_cnt;
  74.         else
  75.                 wrdata_n=wrdata;

  77. end

  79. /*组合电路，根据计数器用来生成RAM读使能*/
  80. assign rden =(time_cnt>=6'd32&&time_cnt<=6'd63)?1'b1:1'b0;

  82. /*RAM IP核模块*/

  84. RAM        RAM_inst (
  85.         .address ( address ),  //RAM的地址端口
  86.         .clock ( clk_50M ),  //时钟端口
  87.         .data ( wrdata ),//RAM的写数据端口
  88.         .rden ( rden ),        //RAM的读使能端口
  89.         .wren ( wren ),   //RAM的写使能端口
  90.         .q ( rddata )     //RAM的读数据端口
  91.         );
  92.        
  93. endmodule
复制代码
写数据如上图所示
从图中可以看到写使能信号为高，读使能信号为低时候，该操作就是往RAM IP核里面写数据。
在上升沿，数据生成由time_cnt生成，在下降沿进行写数据，由上图可以看到在地址30的时候，就写入数据30，在地址31的时候，就写入数据31.

读数据如上图所示
读数据由于有一个寄存器的延时，在下降沿的地址递增，在下一个上升沿输出对应地址的数据。
也可以用signal tap II 调试观察


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