【转载】PLL与DLL锁相环介绍 - MyFPGA Forum

MyFPGA Forum

标题:

作者:

时间:

标题:

本帖最后由 wyzhou 于 2020-6-19 14:03 编辑

转载：https://blog.csdn.net/huan09900990/article/details/79257695

一、PLL锁相环：Phase-Locked Loop
由鉴相器、环路滤波器和压控振荡器组成，鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。Ud中的噪声和干扰成分被低通性质的环路滤波器滤除。形成压控振荡器（Vco）的控制电压Uc，Uc作用于压控振荡器的结果是把它的输出震荡频率fo拉向环路输入信号频率fi，当二者相等时，环路被锁定，称为入锁。PLL并不是直接对晶振进行倍频，而是将频率稳定的晶振作为基准信号，与PLL内部振荡电路生成的信号分频后进行比较，使PLL输出的信号频率稳定，工作原理如下图所示。

下图是另一种PLL原理图，控制电路由上图的鉴相器和环路滤波器组成，调整振荡器的频率和相位就可以补偿时钟分布造成的时间延迟。

这里写图片描述
PLL有以下几个显著特点：
(1)输出时钟是内部VCO自振产生的，把输入参考时钟和反馈时钟的变化转换为电压信号间接地控制VCO的频率；
(2)VCO输出频率有一定的范围，如果输入时钟频率超出这个频率，则锁相环不能锁定；
(3)LPF部件可以过滤输入时钟的高频抖动，其输出时钟的抖动主要来自VCO本身及电源噪声，而不是输入时钟带入的抖动；
(4)由于是模拟电路，因此对电源噪声敏感，在设计PCB时，一般需要单独的模拟电源和模拟地。
二、DLL锁相环
DLL是基于数字抽样方式，在输入时钟和反馈时钟之间插入延迟，使输入时钟和反馈时钟的上升沿一致来实现的。又称数字锁相环。一个最简单的DLL与PLL的主要不同在于DLL用延时线代替了PLL的压控振荡器，延时线产生输入时钟的延时输出。时钟分布网络把时钟送到内部寄存器的时钟端口，控制逻辑对输入时钟和反馈时钟进行抽样、比较，调整延时线。两者的实现方式如下图所示。

DLL就是在输入时钟和反馈时钟间插入延时脉冲，直到这两个时钟上升沿对齐达到同步，DLL才能锁定。这样两个时钟没有了差别，也就补偿了时钟分配网络造成的时间延时，有效改善了时钟源和负载之间延时。
DLL的典型特征如下：
(1)时钟输出真实、及时地反映输入时钟，跟踪输入时钟迅速；
(2)能锁定的输入时钟频率范围较宽，但是由于延时电路的总延时有限，因此不能锁定时钟频率过低的输入时钟；
(3)不能过滤时钟源的抖动，会引入固有抖动，造成抖动的累计；
(4)用数字电路实现，对电源噪声不敏感。
三、PLL与DLL
两者功能上都可以实现倍频、分频、占空比调整，但是PLL调节范围更大。
DLL数字电路与PLL模拟电路实现时有精确的时序，而数字电路实现时：抗噪声，低功耗，抗抖动，移植性好。
PLL的振荡器有不稳定，相位偏移的积累而DLL技术稳定，没有累计相位偏移。因而在延时补偿和时钟调整时常用DLL。

欢迎光临 MyFPGA Forum (http://www.myfpga.org/discuz/)