MyFPGA Forum
标题:
关于BLER仿真和信道模型模型
[打印本页]
作者:
oplin
时间:
2015-7-23 15:23
标题:
关于BLER仿真和信道模型模型
1.测bler时发现在部分信噪比范围内随信噪比增大,误块率增加,并且用matlab中LTEtoolbox标准模型建模也出现这个问题,请问到底应该怎么测bler
2.初赛是比较建模的性能,那官方是不是应该提供一个统一的测试标准(例如统一信道模型)
作者:
HW_chenlei
时间:
2015-7-28 19:07
1、信噪比增加,BLER增加是不符合原理的,请确认代码的正确性。BLER可以用CRC校验通过的次数除以总的仿真TTI数量来计算。
2、信道模型在培训文档中已经说明,请参考该文档。
欢迎光临 MyFPGA Forum (http://www.myfpga.org/discuz/)
Powered by Discuz! X3