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标题: RTL Simulation & Gate level simulation [打印本页]

作者: 魷魚 时间: 2013-12-4 19:47
标题: RTL Simulation & Gate level simulation
小弟目前碰到一個問題，我將我寫的電路使用Function 和 Timing 模擬出來的功能是一致的，不過兩者在時序上差了一個clock，也確認過邏輯閘延遲的時間都小於一個clock週期內，所以沒有延遲的問題，對此感到非常的疑惑，想請問各位有遇過這樣的問題嗎?

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