MyFPGA Forum

标题: verilog 如何例化 vhdl [打印本页]

作者: liangyubing 时间: 2011-7-20 11:08
标题: verilog 如何例化 vhdl
我的顶层文件是verilog ，但是用dsp builder 生成的模块是vhdl语言的，如何在verilog的顶层文件例化vhdl模块呢？

作者: tingtang 时间: 2011-7-20 12:48
你就把所有的文件都当VHDL好了，在你的verilog文件中，以VHDL的方式例化VHDL模块。

欢迎光临 MyFPGA Forum (http://www.myfpga.org/discuz/)