BOB_Sun 发表于 2020-7-20 11:30:05

【DE10-Nano系列教程】FPGA篇(六)--加法器

本帖最后由 BOB_Sun 于 2020-9-2 12:18 编辑

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一、概述

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BOB_Sun 发表于 2020-7-30 16:16:17

二、设备
1. 硬件

[*]PC 主机
[*]Terasic DE10-Nano 开发套件
（注：Terasic DE10-Nano 是一款基于 Intel® Cyclone V SoC FPGA 的开发套件，为开发者提供了灵活的可重构硬件设计平台。如需了解该套件的详情，请访问 Terasic DE10-Nano 官网。）
2. 软件

[*]Quartus Prime 18.1.1 Standard Edition（已安装好 USB Blaster II 驱动）
（注：Quartus Prime 软件的下载和安装可参考 "【DE10-Nano系列教程】工具篇(一)--Quartus软件安装" ，驱动的安装还可以参考"【DE10-Nano系列教程】工具篇(二)--USB Blaster II驱动安装"。）
[*]DE10_Nano_SystemBuilder
（注：DE10_Nano_SystemBuilder 软件可在这里下载。）
[*]ModelSim
[*]（注：ModelSim软件的使用可参考【DE10-Nano系列教程】工具篇(三)-ModelSim仿真。）
Signal Tap Logic Analyzer
（注：Signal Tap Logic Analyzer软件的使用可参考【DE10-Nano系列教程】工具篇(四)--Signal Tap Logic Analyzer使用。）

BOB_Sun 发表于 2020-7-30 17:12:55

本帖最后由 BOB_Sun 于 2020-9-2 12:21 编辑

三、设计思路
3.1 半加器
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3.2 全加器
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BOB_Sun 发表于 2020-7-30 17:13:25

本帖最后由 BOB_Sun 于 2020-9-2 14:02 编辑

四、操作步骤
在创建半加器和全加器的工程之前，先在本地创建adder文件夹存放这两个工程，例如在D盘的DE10-Nano文件夹下创建"adder"文件夹。
4.1 半加器
4.1.1 创建Quartus工程
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4.1.2 创建Verilog模块
点击Quartus工具栏的 "File --> New"，新建一个Verilog HDL File，命名为 "ha.v"，编写半加器代码。
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4.1.3 Verilog代码综合
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4.1.4 全编译工程
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4.1.5 对FPGA进行编程
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4.1.6 运行结果
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4.2 全加器
4.2.1 创建Quartus工程
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4.2.2 创建Verilog模块
点击Quartus工具栏的 "File --> New"，新建一个Verilog HDL File，命名为 "fa.v"，编写全加器代码。
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4.2.3 Verilog代码综合、编译工程和FPGA编程
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4.2.4 运行结果
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BOB_Sun 发表于 2020-7-30 17:14:03

本帖最后由 BOB_Sun 于 2020-9-2 14:00 编辑

五、仿真与调试
5.1 ModelSim仿真
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5.2 Signal Tap Logic Analyzer调试
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BOB_Sun 发表于 2020-7-30 17:14:36

本帖最后由 BOB_Sun 于 2020-9-2 14:01 编辑

六、回顾与拓展
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BOB_Sun 发表于 2020-7-30 17:15:58

本帖最后由 BOB_Sun 于 2020-7-30 17:17 编辑

附录
1. 修订历史

版本 时间 修改记录
V1.0 2020.07.08初始版本


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liu75 发表于 2021-4-16 15:46:56

bucuo................................

545967633 发表于 2021-6-3 14:18:15

想查看全加器代码是如何编写的

Aceeitros 发表于 2021-10-22 12:59:22

谢谢分享！内容有帮助！

maxlium 发表于 2022-1-8 22:53:34

希望有机会鉴赏博主代码

TJHD 发表于 2022-1-10 14:20:49

在校小学生 前来观看学习

susie_xl007 发表于 2023-7-24 17:01:08

学习中,希望能尽快熟悉起来
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